ZHCSX40 September   2024 ADC3669

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 引脚配置和功能
  6. 5 规格
    1. 5.1  绝对最大额定值
    2. 5.2  ESD 等级
    3. 5.3  建议运行条件
    4. 5.4  热性能信息
    5. 5.5  电气特性 - 功耗
    6. 5.6  电气特性 - 直流规格
    7. 5.7  电气特性 - 交流规格 (ADC3668 - 250MSPS)
    8. 5.8  电气特性 - 交流规格 (ADC3669 - 500MSPS)
    9. 5.9  时序要求
    10. 5.10 典型特性，ADC3668
    11. 5.11 典型特性，ADC3669
  7. 6 参数测量信息
  8. 7 详细说明
    1. 7.1 概述
    2. 7.2 功能方框图
    3. 7.3 特性说明
      1. 7.3.1 模拟输入
        1. 7.3.1.1 奈奎斯特区域选择
        2. 7.3.1.2 模拟前端设计
      2. 7.3.2 采样时钟输入
      3. 7.3.3 多芯片同步
        1. 7.3.3.1 SYSREF 监测器
      4. 7.3.4 时间戳
      5. 7.3.5 超范围
      6. 7.3.6 外部电压基准
      7. 7.3.7 数字增益
      8. 7.3.8 抽取滤波器
        1. 7.3.8.1 不同的抽取率
        2. 7.3.8.2 抽取滤波器响应
        3. 7.3.8.3 抽取滤波器配置
        4. 7.3.8.4 数控振荡器 (NCO)
      9. 7.3.9 数字接口
        1. 7.3.9.1 并行 LVDS (DDR)
        2. 7.3.9.2 具有抽取功能的串行 LVDS (SLVDS)
        3. 7.3.9.3 输出数据格式
        4. 7.3.9.4 32 位输出分辨率
        5. 7.3.9.5 输出 MUX
        6. 7.3.9.6 测试图形
    4. 7.4 器件功能模式
      1. 7.4.1 低延迟模式
      2. 7.4.2 数字通道平均
      3. 7.4.3 断电模式
    5. 7.5 编程
      1. 7.5.1 GPIO 编程
      2. 7.5.2 寄存器写入
      3. 7.5.3 寄存器读取
      4. 7.5.4 器件编程
      5. 7.5.5 寄存器映射
      6. 7.5.6 寄存器详细说明
  9. 8 应用和实施
    1. 8.1 应用信息
    2. 8.2 典型应用
      1. 8.2.1 宽带频谱分析仪
      2. 8.2.2 设计要求
        1. 8.2.2.1 输入信号路径
        2. 8.2.2.2 时钟
      3. 8.2.3 详细设计过程
        1. 8.2.3.1 采样时钟
      4. 8.2.4 应用性能曲线图
      5. 8.2.5 初始化设置
    3. 8.3 电源相关建议
    4. 8.4 布局
      1. 8.4.1 布局指南
      2. 8.4.2 布局示例
  10. 9 器件和文档支持
    1. 9.1 文档支持
      1. 9.1.1 第三方米6体育平台手机版_好二三四免责声明
    2. 9.2 接收文档更新通知
    3. 9.3 支持资源
    4. 9.4 商标
    5. 9.5 静电放电警告
    6. 9.6 术语表
  11. 10修订历史记录
  12. 11机械、封装和可订购信息

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息

7.3.2 采样时钟输入

采样时钟输入设计为采用外部交流耦合和端接以差分方式驱动。ADC 提供内部共模电压偏置，如图 7-7 所示。

ADC3668 ADC3669 采样时钟输入电路图 7-7 采样时钟输入电路

内部采样时钟路径设计用于降低残余相位噪声的影响。采样时钟电路需要专用的低噪声电源，以实现出色的相位噪声和抖动性能。内部残余时钟相位噪声对时钟振幅也很敏感。

内部残余时钟噪声由两个部分组成：1) 相位噪声和 2) 振幅噪声，如表 7-1 所示。相位噪声会随输入频率和采样率而变化 (20*log(fIN/FS))，而振幅噪声则不会随之变化。

表 7-1 FS = 500MHz 时的相位和振幅噪声
频率偏移 (MHz)相位噪声 (dBc/Hz)振幅噪声 (dBc/Hz)
0.001-130-129
0.01-140-139
0.1-150-149
1-160-159
3-165-164
10-165-164

图 7-8 和图 7-9 显示了三个不同输入频率下的相位和振幅噪声。

ADC3668 ADC3669 相位噪声示例图 7-8 相位噪声示例
ADC3668 ADC3669 振幅噪声示例图 7-9 振幅噪声示例

内部时钟噪声也取决于外部时钟振幅。图 7-10 至图 7-13 展示了在时钟振幅范围内不同输入频率对应的预期交流性能。

ADC3668 ADC3669 交流性能与时钟振幅间的关系FS = 500MSPS、FIN = 100MHz、AIN = −1dBFS图 7-10 交流性能与时钟振幅间的关系
FS = 500MSPS、FIN = 100MHz、AIN = −1dBFS
ADC3668 ADC3669 交流性能与时钟振幅间的关系FS = 250MSPS、FIN = 100MHz、AIN = −1dBFS图 7-12 交流性能与时钟振幅间的关系
FS = 250MSPS、FIN = 100MHz、AIN = −1dBFS
ADC3668 ADC3669 交流性能与时钟振幅间的关系FS = 500MSPS、FIN = 400MHz、AIN = −1dBFS图 7-11 交流性能与时钟振幅间的关系
FS = 500MSPS、FIN = 400MHz、AIN = −1dBFS
ADC3668 ADC3669 交流性能与时钟振幅间的关系FS = 250MSPS、FIN = 240MHz、AIN = −1dBFS图 7-13 交流性能与时钟振幅间的关系
FS = 250MSPS、FIN = 240MHz、AIN = −1dBFS
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