该器件提供了一个选项来实现确定性延迟，从而简化多个器件之间的同步，具体取决于工作模式：

• DDC 旁路模式：该器件本身已经具有确定性延迟。外部多芯片同步是通过匹配器件间的时钟布线来实现的。但是，可以使用 SYSREF 信号来复位内部 RAMP 测试图形。
• DDC 模式：与抽取滤波器相关的内部块（时钟分频器、NCO 相位等）通过使用 SYSREF 信号复位为确定性状态。外部多芯片同步则是通过匹配器件间的时钟和 SYSREF 信号布线（蓝线）来实现的，如图 7-14 所示。

图 7-14 2 个器件的同步示例

GPIO0 引脚可配置为同步输入。可以施加单个脉冲来实现多芯片同步，如图 7-15 所示。

图 7-15 时序：外部同步输入

SPI 寄存器映射中有多个不同的同步掩码，可用于仅复位特定块，例如 NCO 相位。