ZHCSX40 September   2024 ADC3669

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 引脚配置和功能
  6. 5 规格
    1. 5.1  绝对最大额定值
    2. 5.2  ESD 等级
    3. 5.3  建议运行条件
    4. 5.4  热性能信息
    5. 5.5  电气特性 - 功耗
    6. 5.6  电气特性 - 直流规格
    7. 5.7  电气特性 - 交流规格 (ADC3668 - 250MSPS)
    8. 5.8  电气特性 - 交流规格 (ADC3669 - 500MSPS)
    9. 5.9  时序要求
    10. 5.10 典型特性，ADC3668
    11. 5.11 典型特性，ADC3669
  7. 6 参数测量信息
  8. 7 详细说明
    1. 7.1 概述
    2. 7.2 功能方框图
    3. 7.3 特性说明
      1. 7.3.1 模拟输入
        1. 7.3.1.1 奈奎斯特区域选择
        2. 7.3.1.2 模拟前端设计
      2. 7.3.2 采样时钟输入
      3. 7.3.3 多芯片同步
        1. 7.3.3.1 SYSREF 监测器
      4. 7.3.4 时间戳
      5. 7.3.5 超范围
      6. 7.3.6 外部电压基准
      7. 7.3.7 数字增益
      8. 7.3.8 抽取滤波器
        1. 7.3.8.1 不同的抽取率
        2. 7.3.8.2 抽取滤波器响应
        3. 7.3.8.3 抽取滤波器配置
        4. 7.3.8.4 数控振荡器 (NCO)
      9. 7.3.9 数字接口
        1. 7.3.9.1 并行 LVDS (DDR)
        2. 7.3.9.2 具有抽取功能的串行 LVDS (SLVDS)
        3. 7.3.9.3 输出数据格式
        4. 7.3.9.4 32 位输出分辨率
        5. 7.3.9.5 输出 MUX
        6. 7.3.9.6 测试图形
    4. 7.4 器件功能模式
      1. 7.4.1 低延迟模式
      2. 7.4.2 数字通道平均
      3. 7.4.3 断电模式
    5. 7.5 编程
      1. 7.5.1 GPIO 编程
      2. 7.5.2 寄存器写入
      3. 7.5.3 寄存器读取
      4. 7.5.4 器件编程
      5. 7.5.5 寄存器映射
      6. 7.5.6 寄存器详细说明
  9. 8 应用和实施
    1. 8.1 应用信息
    2. 8.2 典型应用
      1. 8.2.1 宽带频谱分析仪
      2. 8.2.2 设计要求
        1. 8.2.2.1 输入信号路径
        2. 8.2.2.2 时钟
      3. 8.2.3 详细设计过程
        1. 8.2.3.1 采样时钟
      4. 8.2.4 应用性能曲线图
      5. 8.2.5 初始化设置
    3. 8.3 电源相关建议
    4. 8.4 布局
      1. 8.4.1 布局指南
      2. 8.4.2 布局示例
  10. 9 器件和文档支持
    1. 9.1 文档支持
      1. 9.1.1 第三方米6体育平台手机版_好二三四免责声明
    2. 9.2 接收文档更新通知
    3. 9.3 支持资源
    4. 9.4 商标
    5. 9.5 静电放电警告
    6. 9.6 术语表
  11. 10修订历史记录
  12. 11机械、封装和可订购信息

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息

5.9 时序要求

最大值和最小值是在自然通风工作温度范围和标称电源电压范围内指定的。除非另有说明，否则典型值是在 TA = 25°C、ADC 采样率 = 500MSPS、DDC 旁路模式、50% 时钟占空比、标称电源电压和 –1dBFS 差分输入条件下指定的
参数 测试条件 最小值 标称值 最大值 单位
ADC 时序规格
TAD 孔径延迟 200 ps
TA 孔径抖动 75 fs
CER 误码率 FS = 500MSPS，错误 > 64 个代码 1E-10 错误/样本
FS = 500MSPS，错误 > 128 个代码 3E-13
FS = 250MSPS，错误 > 64 个代码 1E-11
唤醒时间 退出全局断电模式后数据有效的时间（内部电压基准关闭） 3 ms
延迟：tPD + tADC + tDIG
tPD 传播延迟：采样时钟下降沿到 DCLK 上升沿 传播延迟：采样时钟下降沿到 DCLK 上升沿 1.4 + TS/4 1.7 + TS/4 2 + TS/4 ns
tADC ADC 延迟 DDR LVDS，正常模式 38 ADC 时钟周期
DDR LVDS，低延迟模式 4
时间戳：输入至 LVDS 输出 DDR LVDS 8
tDIG 数字延迟：接口和抽取 DDC 旁路 5 输出时钟周期
/2 抽取（实数或复数） 24
/4、/8 抽取（实数或复数） 49
/16.../32768 抽取（实数或复数） 50
串行编程接口（SCLK、SEN、SDIO）- 输入
fCLK(SCLK) 串行时钟频率 1 20 MHz
tSLOADS SEN 下降沿到 SCLK 上升沿的建立时间 10 ns
tSLOADH SCLK 上升沿至 SEN 下降沿的保持时间 10 ns
tDSU SDIO 至 SCLK 上升沿的建立时间 10 ns
tDH SCLK 上升沿至 SDIO 的保持时间 10 ns
串行编程接口 (SDIO) - 输出
t(OZD) SDIO 三态到被驱动 10 ns
t(ODZ) SDIO 数据到三态 14 ns
t(OD) 从 SCLK 的下降沿到 SDIO 有效 10 ns
时序：SYSREF
ts(SYSREF) 建立时间：SYSREF 有效至 CLKP/M 上升沿 100 ps
th(SYSREF) 保持时间：CLKP/M 上升沿至 SYSREF 无效 100 ps
接口时序：DDR 和 SLVDS
tDV 数据有效时间：数据转换到 DCLK 转换 FS = 500MSPS 0.465 0.68 0.905 ns
FS = 250MSPS 0.905 1.16 1.415 ns
tDI 数据无效时间：DCLK 转换到数据转换 FS = 500MSPS 0.095 0.32 0.535 ns
FS = 250MSPS 0.615 0.84 1.065 ns
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