ZHCSPF7B March   2023  – April 2024 ADS127L21

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 引脚配置和功能
  6. 5 规格
    1. 5.1  绝对最大额定值
    2. 5.2  ESD 等级
    3. 5.3  建议运行条件
    4. 5.4  热性能信息
    5. 5.5  电气特性
    6. 5.6  时序要求 (1.65V ≤ IOVDD ≤ 2V)
    7. 5.7  开关特性 (1.65V ≤ IOVDD ≤ 2V)
    8. 5.8  时序要求 (2V < IOVDD ≤ 5.5V)
    9. 5.9  开关特性 (2V < IOVDD ≤ 5.5V)
    10. 5.10 时序图
    11. 5.11 典型特性
  7. 6 参数测量信息
    1. 6.1  偏移误差测量
    2. 6.2  温漂测量
    3. 6.3  增益误差测量
    4. 6.4  增益漂移测量
    5. 6.5  NMRR 测量
    6. 6.6  CMRR 测量
    7. 6.7  PSRR 测量
    8. 6.8  SNR 测量
    9. 6.9  INL 误差测量
    10. 6.10 THD 测量
    11. 6.11 IMD 测量
    12. 6.12 SFDR 测量
    13. 6.13 噪声性能
  8. 7 详细说明
    1. 7.1 概述
    2. 7.2 功能方框图
    3. 7.3 特性说明
      1. 7.3.1 模拟输入（AINP、AINN）
        1. 7.3.1.1 输入范围
      2. 7.3.2 基准电压（REFP、REFN）
        1. 7.3.2.1 基准电压范围
      3. 7.3.3 时钟运行
        1. 7.3.3.1 内部振荡器
        2. 7.3.3.2 外部时钟
      4. 7.3.4 调制器
      5. 7.3.5 数字滤波器
        1. 7.3.5.1 宽带滤波器
          1. 7.3.5.1.1 宽带滤波器选项
          2. 7.3.5.1.2 Sinc5 滤波器级
          3. 7.3.5.1.3 FIR1 滤波器级
          4. 7.3.5.1.4 FIR2 滤波器级
          5. 7.3.5.1.5 FIR3 滤波器级
          6. 7.3.5.1.6 FIR3 默认系数
          7. 7.3.5.1.7 IIR 滤波器级
            1. 7.3.5.1.7.1 IIR 滤波器稳定性
        2. 7.3.5.2 低延时滤波器 (Sinc)
          1. 7.3.5.2.1 Sinc3 和 Sinc4 滤波器
          2. 7.3.5.2.2 Sinc3 + Sinc1 和 Sinc4 + Sinc1 级联滤波器
      6. 7.3.6 电源
        1. 7.3.6.1 AVDD1 和 AVSS
        2. 7.3.6.2 AVDD2
        3. 7.3.6.3 IOVDD
        4. 7.3.6.4 上电复位 (POR)
        5. 7.3.6.5 CAPA 和 CAPD
      7. 7.3.7 VCM 输出电压
    4. 7.4 器件功能模式
      1. 7.4.1 速度模式
      2. 7.4.2 空闲模式
      3. 7.4.3 待机模式
      4. 7.4.4 断电模式
      5. 7.4.5 复位
        1. 7.4.5.1 RESET 引脚
        2. 7.4.5.2 通过 SPI 寄存器写入进行复位
        3. 7.4.5.3 通过 SPI 输入模式进行复位
      6. 7.4.6 同步
        1. 7.4.6.1 同步控制模式
        2. 7.4.6.2 启动/停止控制模式
        3. 7.4.6.3 单次触发控制模式
      7. 7.4.7 转换开始延迟时间
      8. 7.4.8 Calibration
        1. 7.4.8.1 OFFSET2、OFFSET1、OFFSET0 校准寄存器（地址 0Ch、0Dh、0Eh）
        2. 7.4.8.2 GAIN2、GAIN1、GAIN0 校准寄存器（地址 0Fh、10h、11h）
        3. 7.4.8.3 校准过程
    5. 7.5 编程
      1. 7.5.1 串行接口 (SPI)
        1. 7.5.1.1  片选 (CS)
        2. 7.5.1.2  串行时钟 (SCLK)
        3. 7.5.1.3  串行数据输入 (SDI)
        4. 7.5.1.4  串行数据输出/数据就绪 (SDO/DRDY)
        5. 7.5.1.5  SPI 帧
        6. 7.5.1.6  全双工操作
        7. 7.5.1.7  设备命令
          1. 7.5.1.7.1 无操作
          2. 7.5.1.7.2 读取寄存器命令
          3. 7.5.1.7.3 写入寄存器命令
        8. 7.5.1.8  读取转换数据
          1. 7.5.1.8.1 转换数据
          2. 7.5.1.8.2 数据就绪
            1. 7.5.1.8.2.1 DRDY
            2. 7.5.1.8.2.2 SDO/DRDY
            3. 7.5.1.8.2.3 DRDY 位
            4. 7.5.1.8.2.4 时钟计数
          3. 7.5.1.8.3 STATUS 字节
        9. 7.5.1.9  菊花链运行
        10. 7.5.1.10 3 线 SPI 模式
          1. 7.5.1.10.1 3 线 SPI 模式帧复位
        11. 7.5.1.11 SPI CRC
      2. 7.5.2 寄存器存储器 CRC
        1. 7.5.2.1 主程序存储器 CRC
        2. 7.5.2.2 FIR 滤波器系数 CRC
        3. 7.5.2.3 IIR 滤波器系数 CRC
  9. 8 寄存器映射
  10. 9 应用和实施
    1. 9.1 应用信息
      1. 9.1.1 SPI 操作
      2. 9.1.2 输入驱动器
      3. 9.1.3 抗混叠滤波器
      4. 9.1.4 基准电压
      5. 9.1.5 同步采样系统
    2. 9.2 典型应用
      1. 9.2.1 A 加权滤波器设计
        1. 9.2.1.1 设计要求
        2. 9.2.1.2 详细设计过程
        3. 9.2.1.3 应用曲线
      2. 9.2.2 PGA855 可编程增益放大器
        1. 9.2.2.1 设计要求
        2. 9.2.2.2 详细设计过程
        3. 9.2.2.3 应用曲线
      3. 9.2.3 THS4551 抗混叠滤波器设计
        1. 9.2.3.1 设计要求
        2. 9.2.3.2 详细设计过程
        3. 9.2.3.3 应用曲线
    3. 9.3 电源相关建议
    4. 9.4 布局
      1. 9.4.1 布局指南
      2. 9.4.2 布局示例
  11. 10器件和文档支持
    1. 10.1 文档支持
      1. 10.1.1 相关文档
    2. 10.2 接收文档更新通知
    3. 10.3 支持资源
    4. 10.4 商标
    5. 10.5 静电放电警告
    6. 10.6 术语表
  12. 11修订历史记录
  13. 12机械、封装和可订购信息

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息

9.1.3 抗混叠滤波器

在调制器采样率附近出现的输入信号 (fMOD = fCLK / 2) 折返（或混叠）到通带，从而导致数据错误。如果存在混叠，则无法通过后处理来消除频率误差。ADC 输入端的模拟抗混叠滤波器可在被 ADC 混叠之前从输入信号中移除带外频率。抗混叠滤波器所需的阶数取决于所选的 OSR 和 fMOD 下信号衰减的目标值。较大的 OSR 值意味着 fDATA 奈奎斯特频率和 fMOD 之间的频率范围更大，从而使滤波器提供所需的衰减。例如，对于 OSR = 128，超过二十倍频会将 fDATA 和 fMOD 分开。当转角频率 = fDATA 时，三阶 60dB/dec 滤波器可在 fMOD 下提供 120dB 的混叠抑制。
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