ZHCSX83 October 2024 ADS127L21B
PRODUCTION DATA
图 7-6 展示了 ADC 时钟电路的方框图。ADC 由应用于 CLK 引脚的外部时钟信号或内部振荡器操作。可通过 CONFIG3 寄存器的 CLK_SEL 位实现时钟运行。时钟分频器的输出产生 ADC 系统时钟 (fCLK)。系统时钟进一步被二分频以获得调制器时钟 (fMOD)。
如有必要,使用时钟分频器为所选速度模式编程适当的频率。表 7-3 展示了最小 OSR 设置下对应速度模式和相应数据速率的标称时钟频率。2 分频或 16 分频的时钟分频因子强制所有速度模式的低延时滤波器 OSR 值为中速模式的值。
对于时钟分频器值 > 1 的情况,由于分频时钟信号的相位未知,ADC 与外部同步信号的同步具有不确定性。为了避免同步不确定性,请使用 1 分频选项。
速度模式 | 时钟频率 (MHz) | 最大额定数据速率 (kSPS) | |
---|---|---|---|
宽带滤波器 | 低延时滤波器 | ||
最大值 | 32.768 | 512 | 1365.3 |
高 | 25.6 | 400 | 1066.6 |
中 | 12.8 | 200 | 533.3 |
低 | 3.2 | 50 | 133.333 |