ZHCSX83 October 2024 ADS127L21B
PRODUCTION DATA
SCLK 是串行时钟输入,用于将数据移入和移出 ADC。输出数据在 SCLK 的上升沿更新,输入数据在 SCLK 的下降沿锁存。SCLK 是一种施密特触发输入,旨在提高抗噪性能。尽管 SCLK 具有抗噪性,但应尽可能使 SCLK 保持无噪声,以避免 SCLK 意外转换。避免 SCLK 输入上出现振铃和过冲。SCLK 驱动器上的串联端接电阻器通常可减少振铃。