ZHCS313K January 2010 – August 2015 ADS1294 , ADS1294R , ADS1296 , ADS1296R , ADS1298 , ADS1298R
PRODUCTION DATA.
建立时间 (tSETTLE) 是当 START 信号被拉为高电平时转换器输出完全稳定的数据所需的时间。
当 START 引脚被拉为高电平或发送 START 命令时,器件 ADC 会转换输入信号并且 DRDY 被拉为高电平。DRDY 的下一个下降沿指示数据是只读的。Figure 57 显示了时序图,Table 12 显示了不同数据速率下作为 tCLK 的函数的建立时间。建立时间取决于 fCLK 和抽取率(由 CONFIG1 寄存器中的 DR[2:0] 位进行控制)。
DR[2:0] | 建立时间(tCLK 周期) | |
---|---|---|
高分辨率模式 | 低功耗模式 | |
000 | 296 | 584 |
001 | 584 | 1160 |
010 | 1160 | 2312 |
011 | 2312 | 4616 |
100 | 4616 | 9224 |
101 | 9224 | 18440 |
110 | 18440 | 36872 |
当 START 引脚保持高电平且输入信号发生阶跃变化时,滤波器需要 3 个 tDR 转换周期才能稳定到新值,如Figure 58 所示。可在发送第四个 DRDY 脉冲时提供稳定的数据。在尝试测量用于起搏信号检测的窄起搏信号脉冲时,必须考虑该建立时间。在每个 DRDY 高/低转换时可读取数据,但可以将其忽略。