9.4.1.2 数据就绪引脚 (DRDY)

DRDY 是输出。当 DRDY 转换为低电平时，新转换数据就绪。CS 信号对数据就绪信号没有任何影响。无论 CS 信号的状态如何，SCLK 上的上升沿都会将 DRDY 拉至高电平。因此，在 SPI 总线中使用多个器件时，使用 CS 来选通 SCLK。DRDY 的行为取决于器件是否处于 RDATAC 模式或是否使用 RDATA 命令按需读取数据。有关更多详细信息，请参阅 RDATAC：连续读取数据 和 RDATA：读取数据 部分。

使用 RDATA 命令读取数据时，读取操作可能与出现的下一个 DRDY 重叠，但不会导致数据损坏。

使用 START 引脚或 START 命令将器件置于正常数据捕获模式或脉冲数据捕获模式。

Figure 59 显示了数据检索期间 DRDY、DOUT 和 SCLK 之间的关系（对于具有可提供 24 位分辨率的选定数据速率的 ADS129x）。DOUT 在 SCLK 的上升沿锁存。无论是从器件检索数据还是通过 DIN 引脚发送命令，器件都会在 SCLK 的第一个下降沿将 DRDY 拉为高电平。数据从状态字的 MSB 开始，然后按顺序进入 ADC 通道数据（即通道 1、通道 2、...、通道 x）。断电的通道仍然在数据流中有一个位置；但是，数据无效，可以将其忽略。

Figure 59. 有数据检索时的 DRDY (CS = 0)

无论 CS 的状态如何，都会在第一个 SCLK 下降沿清除 DRDY 信号。即使没有数据随时钟输出，也仍然会清除 DRDY 信号。如果使用 SPI 总线与同一总线上的其他器件进行通信，请考虑此情况。Figure 60 显示了该多路复用的时序图。

Figure 60. SPI 总线多路复用的 DRDY 和 SCLK 行为