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ZHCSHA1C November 2019 – July 2020 ADS8686S

PRODUCTION DATA

封装选项

机械数据 (封装 | 引脚)

PZA|80
- MPQF099B

散热焊盘机械数据 (封装 | 引脚)

订购信息

6.6 时序要求

在 AVDD = 5V、DVDD = 1.71V 至 5.25V、V_IL 和 V_IH 等于数据表限值且 f_SAMPLE = 1MSPS 条件下测得（除非另有说明）；最小值和最大值是在 T_A = –40°C 至 +125°C 条件下测得；典型值是在 T_A = 25°C 条件下测得。

		最小值	最大值	单位
DEVICE CONFIGURATION
t_{D_ CSCNV}	延时时间：CS 上升沿至 CONVST 上升沿	50		ns
t_{SU_CHXCNV}	设置时间：CHSELx 至 CONVST 上升沿	50		ns
t_{HT_BSYCHX}	保持时间：BUSY 下降沿至 CHSELx 变化	20		ns
t_PWRUP	电源稳定至 RESET 上升沿	1		ms
t_{DEV_WRITE}	部分复位：RESET 上升沿至 CS 的第一个下降沿	50		ns
t_{DEV_WRITE}	完全复位：RESET 上升沿至 CS 的第一个下降沿	240		µs
t_{SU_ RST}	部分复位：设置时间，硬件模式配置输入至 RESET 上升沿	10		ns
t_{SU_ RST}	完全复位：设置时间，硬件模式配置输入至 RESET 上升沿	50		µs
t_{HT_ RST}	部分复位：保持时间，RESET 上升沿至硬件模式配置输入	10		ns
t_{HT_ RST}	完全复位：保持时间，RESET 上升沿至硬件模式配置输入	240		µs
CONVST 控制
t_ACQ	采集时间： BUSY 下降沿至尾随 CONVST 的上升沿	480		ns
t_{PH_CNV}	CONVST 脉冲高电平时间	50		ns
t_{PL_CNV}	CONVST 脉冲低电平时间	50		ns
t_{DEV_STRTUP}	部分复位设置时间：RESET 上升沿至 CONVST 的第一个上升沿	50		ns
t_{DEV_STRTUP}	完全复位设置时间：RESET 上升沿至 CONVST 的第一个上升沿	15		ms
t_{PL_ RST}	部分复位	40	500	ns
t_{PL_ RST}	完全复位	1.2		µs
数据读取
t_{SU_BSY CS}	设置时间：BUSY 下降沿至 CS 下降沿，转换后开始数据读取操作	20		ns
t_{DZ_ CSCNV}	CS 上升沿至 CONVST 上升沿之间的延时，转换后数据读取操作结束	50		ns
并行和字节数据读取
t_{SU_ CSRD}	设置时间：CS 下降沿至 RD 下降沿	10		ns
t_{HT_ RDCS}	保持时间：RD 上升沿至 CS 上升沿	10		ns
t_{PH_ RD}	RD 高电平时间	10		ns
t_{PL_ RD}	RD 低电平时间	30		ns
串行数据读取
t_SCLK	SCLK 时间周期，1.71V ≤ DVDD ≤ 2.3V	50		ns
	SCLK 时间周期，2.3V < DVDD ≤ 3V	25		ns
	SCLK 时间周期，DVDD > 3V	20		ns
t_{PH_SCLK}	SCLK 高电平时间	0.45	0.55	t_SCLK
t_{PL_SCLK}	SCLK 低电平时间	0.45	0.55	t_SCLK
t_{SU_ CSCK}	设置时间：CS 下降沿至 SCLK 下降沿 DVDD > 3V	10.5		ns
	设置时间：CS 下降沿至 SCLK 下降沿 2.3V < DVDD ≤ 3V	13.5		ns
	设置时间：CS 下降沿至 SCLK 下降沿 1.71V ≤ DVDD ≤ 2.3V	20		ns
t_{HT_CK CS}	保持时间：SCLK 至 CS 上升时间	10		ns
并行和字节数据写入
t_{SU_ CSWR}	设置时间：CS 下降沿至 WR 下降沿	10		ns
t_{HT_ WRCS}	保持时间：WR 上升沿至 CS 上升沿	10		ns
t_{PH_ WR}	WR 高电平时间	20		ns
t_{PL_ WR}	WR 低电平时间	30		ns
t_{SU_DIN WR}	设置时间：DIN 变化至 WR 上升沿	30		ns
t_{HT_ WRDIN}	保持时间：WR 上升沿至 DIN 变化	10		ns
t_{DZ_CONFIG}	器件配置时间：WR 上升沿至 CONVST 上升沿	20		ns
串行数据写入
t_{SU_DINCK}	设置时间：DIN 至 SCLK 下降沿	10		ns
t_{HT_CKDIN}	保持时间：SCLK 下降沿至 DIN 变化	8		ns