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ZHCSR17B January 2023 – May 2024 ADS9218 , ADS9219

PRODMIX

封装选项

机械数据 (封装 | 引脚)

RHA|40
- MPQF135D

散热焊盘机械数据 (封装 | 引脚)

RHA|40
- QFND114P

订购信息

6.3.8 数据接口

ADS921x 具有高速串行 LVDS 数据接口，还具有双路和单路数据输出选项。主机可以通过单数据速率 (SDR) 模式和双数据速率 (DDR) 模式将输出数据帧宽度配置为 20 位或 24 位。表 6-6和表 6-7配置。

表 6-6 ADS9217 输出数据接口的寄存器映射设置

数据帧宽度（位）	数据速率	输出通道	DATA_LANES 0x12[2:0]	DATA_RATE 0xC1[8]	CLK1 0xC0[12]	CLK2 0xC1[0]	CLK3 0xC5[9]	CLK4 0xC5[3:2]	CLK6 0x1C[7:6]
20	SDR	1	5	1	1	1	1	3	3
20	SDR	2	0	1	0	1	0	3	3
20	DDR	1	5	0	1	1	1	3	3
20	DDR	2	0	0	0	1	0	3	3
24	SDR	1	7	1	1	0	1	3	3
24	SDR	2	2	1	0	0	0	0	0
24	DDR	1	7	0	1	0	1	3	3
24	DDR	2	2	0	0	0	0	0	0

表 6-7 ADS9219 和 ADS9218 输出数据接口的寄存器映射设置

数据帧宽度（位）	数据速率	输出通道	DATA_LANES 0x12[2:0]	DATA_RATE 0xC1[8]	CLK1 0xC0[12]	CLK2 0xC1[0]	CLK3 0xC5[9]	CLK4 0xC5[3:2]	CLK5 0xFB[1]	CLK6 0x1C[7:6]
20	SDR	1	–	–	–	–	–	–	–	–
20	SDR	2	–	–	–	–	–	–	–	–
20	DDR	1	–	–	–	–	–	–	–	–
20	DDR	2	–	–	–	–	–	–	–	–
24	SDR	1	2	1	0	0	0	0	1	0
24	SDR	2	2	1	0	0	0	0	0	0
24	DDR	1	2	0	0	0	0	0	1	0
24	DDR	2	2	0	0	0	0	0	0	0

ADS921x 会生成数据时钟 DCLK，该时钟是 ADC 采样时钟 SMPL_CLK 的倍数。数据时钟频率取决于数据输出通道的数量（1 或 2）、数据帧宽度和数据速率。数据帧宽度为 20 或 24 位，数据速率为 SDR 或 DDR。可通过方程式 4 计算 DCLK 速度。表 6-8 列出了输出数据时钟频率的可能值。

方程式 4.

D C L K s p e e d = \frac{2 A D C c h a n n e l s \times D a t a F r a m e W i d t h (24 b i t o r 20 b i t)}{D a t a L a n e s (1 o r 2) \times D a t a R a t e (S D R = 1, D D R = 2)} \times S M P L_C L K

表 6-8 数据时钟 (DCLK) 速度

ADC 通道	数据帧宽度（位）	数据速率（1 = SDR、2 = DDR）	输出通道⁽¹⁾	SMPL_CLK 倍频器	DCLK (SMPL_CLK = 5MHz)	DCLK (SMPL_CLK = 10MHz)	DCLK (SMPL_CLK = 20MHz)
2	24	1	1	48	240MHz	—	—
		1	2	24	120MHz	—⁽²⁾	—⁽²⁾
		2	1	24	120MHz	240MHz	480MHz
		2	2	12	60MHz	120MHz	240MHz
	20	1	1	40	200MHz	—⁽³⁾	—⁽³⁾
		1	2	20	100MHz	—⁽³⁾	—⁽³⁾
		2	1	20	100MHz	—⁽³⁾	—⁽³⁾
		2	2	10	50MHz	—⁽³⁾	—⁽³⁾

(1) LVDS 输出数据和时钟的额定频率高达 600MHz。不支持更快的速度。

(2) 对于 ADS9219 和 ADS9218，仅当启用了数据平均功能时，才支持单路数据输出。请参阅数据平均 部分。

(3) ADS9219 或 ADS9218 不支持 20 位数据帧宽度。

数据帧宽度（位）	数据速率	输出通道	DATA_LANES 0x12[2:0]	DATA_RATE 0xC1[8]	CLK1 0xC0[12]	CLK2 0xC1[0]	CLK3 0xC5[9]	CLK4 0xC5[3:2]	CLK6 0x1C[7:6]
20	SDR	1	5	1	1	1	1	3	3
20	SDR	2	0	1	0	1	0	3	3
20	DDR	1	5	0	1	1	1	3	3
20	DDR	2	0	0	0	1	0	3	3
24	SDR	1	7	1	1	0	1	3	3
24	SDR	2	2	1	0	0	0	0	0
24	DDR	1	7	0	1	0	1	3	3
24	DDR	2	2	0	0	0	0	0	0

数据帧宽度（位）	数据速率	输出通道	DATA_LANES 0x12[2:0]	DATA_RATE 0xC1[8]	CLK1 0xC0[12]	CLK2 0xC1[0]	CLK3 0xC5[9]	CLK4 0xC5[3:2]	CLK5 0xFB[1]	CLK6 0x1C[7:6]
20	SDR	1	–	–	–	–	–	–	–	–
20	SDR	2	–	–	–	–	–	–	–	–
20	DDR	1	–	–	–	–	–	–	–	–
20	DDR	2	–	–	–	–	–	–	–	–
24	SDR	1	2	1	0	0	0	0	1	0
24	SDR	2	2	1	0	0	0	0	0	0
24	DDR	1	2	0	0	0	0	0	1	0
24	DDR	2	2	0	0	0	0	0	0	0

数据帧宽度（位）	数据速率	输出通道	DATA_LANES 0x12[2:0]	DATA_RATE 0xC1[8]	CLK1 0xC0[12]	CLK2 0xC1[0]	CLK3 0xC5[9]	CLK4 0xC5[3:2]	CLK6 0x1C[7:6]
20	SDR	1	5	1	1	1	1	3	3
20	SDR	2	0	1	0	1	0	3	3
20	DDR	1	5	0	1	1	1	3	3
20	DDR	2	0	0	0	1	0	3	3
24	SDR	1	7	1	1	0	1	3	3
24	SDR	2	2	1	0	0	0	0	0
24	DDR	1	7	0	1	0	1	3	3
24	DDR	2	2	0	0	0	0	0	0

数据帧宽度（位）	数据速率	输出通道	DATA_LANES 0x12[2:0]	DATA_RATE 0xC1[8]	CLK1 0xC0[12]	CLK2 0xC1[0]	CLK3 0xC5[9]	CLK4 0xC5[3:2]	CLK5 0xFB[1]	CLK6 0x1C[7:6]
20	SDR	1	–	–	–	–	–	–	–	–
20	SDR	2	–	–	–	–	–	–	–	–
20	DDR	1	–	–	–	–	–	–	–	–
20	DDR	2	–	–	–	–	–	–	–	–
24	SDR	1	2	1	0	0	0	0	1	0
24	SDR	2	2	1	0	0	0	0	0	0
24	DDR	1	2	0	0	0	0	0	1	0
24	DDR	2	2	0	0	0	0	0	0	0

数据帧宽度（位）	数据速率	输出通道	DATA_LANES 0x12[2:0]	DATA_RATE 0xC1[8]	CLK1 0xC0[12]	CLK2 0xC1[0]	CLK3 0xC5[9]	CLK4 0xC5[3:2]	CLK6 0x1C[7:6]
20	SDR	1	5	1	1	1	1	3	3
20	SDR	2	0	1	0	1	0	3	3
20	DDR	1	5	0	1	1	1	3	3
20	DDR	2	0	0	0	1	0	3	3
24	SDR	1	7	1	1	0	1	3	3
24	SDR	2	2	1	0	0	0	0	0
24	DDR	1	7	0	1	0	1	3	3
24	DDR	2	2	0	0	0	0	0	0

数据帧宽度（位）	数据速率	输出通道	DATA_LANES 0x12[2:0]	DATA_RATE 0xC1[8]	CLK1 0xC0[12]	CLK2 0xC1[0]	CLK3 0xC5[9]	CLK4 0xC5[3:2]	CLK5 0xFB[1]	CLK6 0x1C[7:6]
20	SDR	1	–	–	–	–	–	–	–	–
20	SDR	2	–	–	–	–	–	–	–	–
20	DDR	1	–	–	–	–	–	–	–	–
20	DDR	2	–	–	–	–	–	–	–	–
24	SDR	1	2	1	0	0	0	0	1	0
24	SDR	2	2	1	0	0	0	0	0	0
24	DDR	1	2	0	0	0	0	0	1	0
24	DDR	2	2	0	0	0	0	0	0	0