ZHCSM18B January 2023 – October 2024 ADS9815 , ADS9817
PRODUCTION DATA
如图 5-2、图 5-3、图 5-4 和图 5-5 所示，SMPL_SYNC 引脚使用外部 SYNC 信号同步多个 ADC。SMPL_SYNC 引脚由采样时钟的下降沿锁存。
仅在上电后（采样时钟自由运行）、重新启动采样时钟后或器件复位后需要一次同步信号。如图 5-2、图 5-3、图 5-4 和图 5-5 所示，SYNC 信号复位内部模拟通道选择逻辑并且将 FCLKOUT 信号与数据帧对齐。如果未提供 SYNC 信号，则内部模拟通道选择逻辑与 FCLKOUT 不同步，从而导致通道输出数据序列与 FCLKOUT 之间的不同对齐。当使用多个具有相同采样时钟的 ADC 时，SYNC 信号可确保所有 ADC 同时对相同的相应模拟输入通道进行采样。