ZHCSM18B January   2023  – October 2024 ADS9815 , ADS9817

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 引脚配置和功能
  6. 5 规格
    1. 5.1 绝对最大额定值
    2. 5.2 ESD 等级
    3. 5.3 建议运行条件
    4. 5.4 热性能信息
    5. 5.5 电气特性
    6. 5.6 时序要求
    7. 5.7 开关特性
    8. 5.8 时序图
    9. 5.9 典型特性
  7. 6 详细说明
    1. 6.1 概述
    2. 6.2 功能方框图
    3. 6.3 特性说明
      1. 6.3.1 模拟输入
        1. 6.3.1.1 输入钳位保护电路
        2. 6.3.1.2 可编程增益放大器 (PGA)
        3. 6.3.1.3 宽共模电压抑制电路
        4. 6.3.1.4 增益误差校准
      2. 6.3.2 ADC 传递函数
      3. 6.3.3 ADC 采样时钟输入
      4. 6.3.4 参考
        1. 6.3.4.1 内部基准电压
        2. 6.3.4.2 外部基准电压
      5. 6.3.5 采样同步
      6. 6.3.6 数据接口
        1. 6.3.6.1 数据时钟输出
        2. 6.3.6.2 ADC 输出数据随机数发生器
        3. 6.3.6.3 数据接口测试图形
          1. 6.3.6.3.1 固定图形
          2. 6.3.6.3.2 数字斜坡
          3. 6.3.6.3.3 交替测试图形
    4. 6.4 器件功能模式
      1. 6.4.1 断电
      2. 6.4.2 复位
      3. 6.4.3 初始化序列
      4. 6.4.4 正常运行
    5. 6.5 编程
      1. 6.5.1 寄存器写入
      2. 6.5.2 寄存器读取
      3. 6.5.3 多个器件：SPI 配置的菊花链拓扑
        1. 6.5.3.1 菊花链中的寄存器写入
        2. 6.5.3.2 菊花链中的寄存器读取
  8. 7 寄存器映射
    1. 7.1 寄存器组 0
    2. 7.2 寄存器组 1
    3. 7.3 寄存器组 2
  9. 8 应用和实施
    1. 8.1 应用信息
    2. 8.2 典型应用
      1. 8.2.1 参数测量单元 (PMU)
      2. 8.2.2 设计要求
      3. 8.2.3 详细设计过程
      4. 8.2.4 应用曲线
    3. 8.3 电源相关建议
    4. 8.4 布局
      1. 8.4.1 布局指南
      2. 8.4.2 布局示例
  10. 9 器件和文档支持
    1. 9.1 接收文档更新通知
    2. 9.2 支持资源
    3. 9.3 商标
    4. 9.4 静电放电警告
    5. 9.5 术语表
  11. 10修订历史记录
  12. 11机械、封装和可订购信息

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息

5.6 时序要求

在 AVDD_5V = 4.75V 至 5.25V，VDD_1V8 = 1.75V 至 1.85V，IOVDD = 1.15V 至 1.85V，以及最大吞吐量条件下测得（除非另有说明）；TA = –40°C 至 +125°C 时的最小值和最大值；TA = 25°C 时的典型值
最小值 最大值 单位
转换周期
fSMPL_CLK 采样频率 ADS9817 3.9 8.1 MHz
fSMPL_CLK 采样频率 ADS9815 3.9 4.1 MHz
tSMPL_CLK 采样时间间隔 1 / fSMPL_CLK ns
tPL_SMPL_CLK SMPL_CLK 低电平时间 0.45 tSMPL_CLK 0.55 tSMPL_CLK ns
tPH_SMPL_CLK SMPL_CLK 高电平时间 0.45 tSMPL_CLK 0.55 tSMPL_CLK ns
SPI 接口时序（配置接口）
fSCLK 最大 SCLK 频率 20 MHz
tPH_CK SCLK 高电平时间 0.48 0.52 tCLK
tPL_CK SCLK 低电平时间 0.48 0.52 tCLK
thi_CS 脉冲持续时间：CS 高电平 220 ns
td_CSCK 延迟时间：CS 下降至第一个 SCLK 捕捉升沿 20 ns
tsu_CKDI 建立时间：SDI 数据对 SCLK 上升沿有效 10 ns
tht_CKDI 保持时间：SCLK 上升沿到 SDI 上的数据有效 5 ns
tD_CKCS 延迟时间：最后一个 SCLK 下降到 CS 上升 5 ns
CMOS 数据接口
tsu_SS 建立时间：SMPL_SYNC 上升沿到 SMPL_CLK 下降沿 10 ns
tht_SS 保持时间：SMPL_CLK 下降沿至 SMPL_SYNC 高电平 10 ns
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