AFE539F1-Q1 具有两线制串行接口（SCL 和 SDA）和一个地址引脚 (A0)，如引脚配置和功能 部分的引脚图所示。I²C 总线由数据线 (SDA) 和带上拉结构的时钟线 (SCL) 组成。当总线空闲时，SDA 和 SCL 线都被拉高。所有与 I²C 兼容的器件通过开漏 I/O 引脚、SDA 和 SCL 连接到 I²C 总线。

I²C 规范规定控制通信的器件称为控制器，而由控制器控制的器件称为目标器件。控制器产生 SCL 信号。控制器还在总线上生成特殊的时序条件（启动条件、重复启动条件和停止条件）来指示数据传输的开始或停止。器件寻址由控制器完成。I²C 总线上的控制器通常是微控制器或数字信号处理器 (DSP)。AFE539F1-Q1 作为目标器件在 I²C 总线上运行。目标器件确认控制器命令，并在控制器控制时接收或发送数据。

通常，AFE539F1-Q1 充当目标接收器。控制器向 AFE539F1-Q1（目标接收器）写入数据。但是，如果控制器需要 AFE539F1-Q1 内部寄存器数据，则 AFE539F1-Q1 充当目标发送器。在这种情况下，控制器从 AFE539F1-Q1 读取数据。根据 I²C 术语，读写是指控制器。

AFE539F1-Q1 支持以下数据传输模式：

• 标准模式 (100Kbps)
• 快速模式 (400Kbps)
• 快速+ 模式 (1.0Mbps)

标准模式和快速模式的数据传输协议完全相同；因此，本文档中将这两种模式称为 F/S 模式。超快速模式协议在数据传输速度方面受支持，但在输出电流方面不受支持。与标准和快速模式的情况类似，低电平输出电流为 3mA。AFE539F1-Q1 支持 7 位寻址。不支持 10 位寻址模式。该器件支持通用呼叫复位功能。发送以下序列会启动器件内的软件复位：启动或重复启动、0x00、0x06、停止。在 ACK 位的上升沿（在第二个字节之后）在器件内进行复位置位。

除了特定的时序信号外，I²C 接口还使用串行字节。在每个字节结束时，第九个时钟周期产生并检测确认信号。确认是指 SDA 线在第九个时钟周期的高电平期间被拉低。非确认是指 SDA 线在第九个时钟周期的高电平期间保持高电平，如图 7-9 所示。

图 7-9 I²C 总线上的确认和非确认