4 引脚配置和功能

图 4-1 RRU 封装，24 引脚 UQFN（顶视图）

表 4-1 引脚功能

引脚		类型⁽¹⁾	说明
名称	编号	类型⁽¹⁾	说明
AIN0	15	AI	ADC 输入电压。输入范围为 0V 至 2 × VREF。
ALARM	24	DO	警报通知引脚，开漏，低电平有效。当警报条件被置为有效时，该引脚将保持逻辑低电平；否则，该引脚将处于高阻态 (Hi-Z)。
GND	14	P	数字和模拟地。此器件上用于所有电路的接地参考点。
GND	21	P	数字和模拟地。
GND	22	P	数字和模拟地。
GPIO0/ CLK_OUT	11	DO/DI	通用输入/输出 (GPIO) 引脚。可配置为 1.2288MHz 内部时钟的时钟输出或计时器。如果未驱动，则处于高阻态。需要一个外部上拉或下拉电阻。
GPIO1	3	DO/DI	通用输入/输出 (GPIO) 引脚。如果未驱动，则处于高阻态。需要一个外部上拉或下拉电阻。
GPIO2/ UARTOUT	2	DO/DI	通用输入/输出 (GPIO) 引脚。上电时配置为 UART 数据输出。该引脚可配置为在仅 SPI 模式下用作 IRQ 引脚。如果未驱动，则处于高阻态。需要一个外部上拉或下拉电阻。
GPIO3/ UARTIN	1	DI/DO	通用输入/输出 (GPIO) 引脚。上电时配置为 UART 数据输入。连接到 IOVDD，如果未使用，则为逻辑高电平。需要一个外部上拉或下拉电阻。
GPIO4/ SDO	9	DO/DI	通用输入/输出 (GPIO) 引脚。可在 SPI 模式下配置为 SPI 数据输出。当 CS 处于低电平时，数据在 SCLK 的上升沿输出。UART 中断模式 (UBM) 下的中断请求 (IRQ) 引脚。上电时输出处于高阻态，必须在 CONFIG 寄存器中启用。需要一个外部上拉或下拉电阻。
GPIO5/ SDI	8	DI/DO	通用输入/输出 (GPIO) 引脚。上电时配置为 SPI 数据输入。数据在串行时钟输入的下降沿传入 24 位输入移位寄存器。SDI 是施密特触发逻辑输入。需要一个外部上拉或下拉电阻。
GPIO6/ CS	10	DI/DO	通用输入/输出 (GPIO) 引脚。上电时配置为 SPI 片选输入。当 CS 为低电平时，数据位会在时钟控制下进入串行移位寄存器。当 CS 为高电平时，SDO 处于高阻态，SDI 上的数据将被忽略。需要一个外部上拉或下拉电阻。
IOVDD	12	P	接口电源。数字输入和输出电路的电源电压。该电压可设置数字接口的逻辑阈值。
NC	23	—	必须保持未连接状态。
POL_SEL/ AIN1	16	DI/AI	如果 SPECIAL_CFG.AIN1_ENB 位设置为 1，则为 ADC 输入电压。输入范围为 0V 至 2 × VREF。否则，该引脚用作 ALMV_POL，用于设置 VOUT 警报电压的极性。
PVDD	17	P	内部低压降稳压器 (LDO)、ADC 输入和 VOUT DAC 输出的电源。
REF_EN	5	DI	内部 VREF 使能输入。该引脚上的逻辑高电平会启用内部 VREF 和 VREFIO 引脚输出 1.25V。该引脚上的逻辑低电平会禁用内部 VREF，并且 VREFIO 引脚上需要 1.25V 外部基准。
REF_GND	20	P	VREFIO 引脚的 GND 基准。
RESET	6	DI	复位引脚，低电平有效。该引脚上的逻辑低电平会关闭内部振荡器并使器件复位。逻辑高电平将使器件恢复正常运行。请勿将任何数字引脚悬空。
SCLK	7	DI	SPI 时钟。数据的传输速率高达 12.5MHz。SCLK 是施密特触发逻辑输入。连接到 GND，如果未使用，则为逻辑低电平。请勿将任何数字引脚悬空。
SCLR	4	DI	SPI 模式下的 DAC 清除输入引脚。该引脚上的逻辑高电平会强制 DAC 输出进入清除状态。在 UBM 下连接到 GND。请勿将任何数字输入引脚悬空。
VDD	13	P/AO	内部低电压 LDO 输出。当 PVDD 引脚上提供 2.7V 至 5.5V 电压时，内部 LDO 将启用。在该引脚上连接一个 1μF 至 10μF 电容器。
VOUT	18	AO	DAC 输出电压。
VREFIO	19	AI/AO	当内部 VREF 由 REF_EN 引脚启用后，该引脚会输出内部 VREF 电压。在这种情况下，需要 70nF 至 130nF 的负载电容才能实现稳定性。禁用后，该引脚作为外部 1.25V 基准输入。

(1) AI = 模拟输入，AO = 模拟输出，DI = 数字输入，DO = 数字输出，P = 电源。