ZHCSPR9 December   2023 AFE782H1 , AFE882H1

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 引脚配置和功能
  6. 5 规格
    1. 5.1  绝对最大额定值
    2. 5.2  ESD 等级
    3. 5.3  建议运行条件
    4. 5.4  热性能信息
    5. 5.5  电气特性
    6. 5.6  时序要求
    7. 5.7  时序图
    8. 5.8  典型特性：VOUT DAC
    9. 5.9  典型特性：ADC
    10. 5.10 典型特性：参考文献
    11. 5.11 典型特性：HART 调制解调器
    12. 5.12 典型特性：电源
  7. 6 详细说明
    1. 6.1 概述
    2. 6.2 功能方框图
    3. 6.3 特性说明
      1. 6.3.1  数模转换器 (DAC) 概述
        1. 6.3.1.1 DAC 电阻串
        2. 6.3.1.2 DAC 缓冲器放大器
        3. 6.3.1.3 DAC 传递函数
        4. 6.3.1.4 DAC 增益和偏移校准
        5. 6.3.1.5 可编程压摆率
        6. 6.3.1.6 DAC 寄存器结构和清除状态
      2. 6.3.2  模数转换器 (ADC) 概述
        1. 6.3.2.1 ADC 操作
        2. 6.3.2.2 ADC 自定义通道序列发生器
        3. 6.3.2.3 ADC 同步
        4. 6.3.2.4 ADC 偏移校准
        5. 6.3.2.5 外部监控输入
        6. 6.3.2.6 温度传感器
        7. 6.3.2.7 自诊断多路复用器
        8. 6.3.2.8 ADC 旁路
      3. 6.3.3  可编程超限警报
        1. 6.3.3.1 基于警报的中断
        2. 6.3.3.2 警报操作配置寄存器
        3. 6.3.3.3 警报电压发生器
        4. 6.3.3.4 温度传感器警报功能
        5. 6.3.3.5 内部基准警报功能
        6. 6.3.3.6 ADC 警报功能
        7. 6.3.3.7 故障检测
      4. 6.3.4  IRQ
      5. 6.3.5  HART 接口
        1. 6.3.5.1  FIFO 缓冲器
          1. 6.3.5.1.1 FIFO 缓冲器访问
          2. 6.3.5.1.2 FIFO 缓冲器标志
        2. 6.3.5.2  HART 调制器
        3. 6.3.5.3  HART 解调器
        4. 6.3.5.4  HART 调制解调器模式
          1. 6.3.5.4.1 半双工模式
          2. 6.3.5.4.2 全双工模式
        5. 6.3.5.5  HART 调制和解调仲裁
          1. 6.3.5.5.1 HART 接收模式
          2. 6.3.5.5.2 HART 发送模式
        6. 6.3.5.6  HART 调制器时序和前导码要求
        7. 6.3.5.7  HART 解调器时序和前导码要求
        8. 6.3.5.8  HART 通信的 IRQ 配置
        9. 6.3.5.9  使用 SPI 进行 HART 通信
        10. 6.3.5.10 使用 UART 进行 HART 通信
        11. 6.3.5.11 存储器内置自检 (MBIST)
      6. 6.3.6  内部基准
      7. 6.3.7  集成精密振荡器
      8. 6.3.8  精密振荡器诊断
      9. 6.3.9  一次性可编程 (OTP) 存储器
      10. 6.3.10 GPIO
      11. 6.3.11 计时器
      12. 6.3.12 唯一芯片标识符 (ID)
      13. 6.3.13 暂存区寄存器
    4. 6.4 器件功能模式
      1. 6.4.1 DAC 断电模式
      2. 6.4.2 寄存器内置自检 (RBIST)
      3. 6.4.3 复位
    5. 6.5 编程
      1. 6.5.1 通信设置
        1. 6.5.1.1 SPI 模式
        2. 6.5.1.2 UART 模式
        3. 6.5.1.3 SPI + UART 模式
        4. 6.5.1.4 HART 功能设置选项
      2. 6.5.2 GPIO 编程
      3. 6.5.3 串行外设接口 (SPI)
        1. 6.5.3.1 SPI 帧定义
        2. 6.5.3.2 SPI 读取和写入
        3. 6.5.3.3 帧错误校验
        4. 6.5.3.4 同步
      4. 6.5.4 UART 接口
        1. 6.5.4.1 UART 中断模式 (UBM)
          1. 6.5.4.1.1 连接 FIFO 缓冲器和寄存器映射
      5. 6.5.5 状态位
      6. 6.5.6 看门狗计时器
  8. 7 寄存器映射
    1. 7.1 AFEx82H1 寄存器
  9. 8 应用和实施
    1. 8.1 应用信息
      1. 8.1.1 多通道配置
    2. 8.2 典型应用
      1. 8.2.1 4mA 至 20mA 电流变送器
        1. 8.2.1.1 设计要求
        2. 8.2.1.2 详细设计过程
          1. 8.2.1.2.1 电流环路控制
          2. 8.2.1.2.2 HART 连接
          3. 8.2.1.2.3 输入保护和整流
          4. 8.2.1.2.4 系统电流预算
        3. 8.2.1.3 应用曲线
    3. 8.3 初始化设置
    4. 8.4 电源相关建议
    5. 8.5 布局
      1. 8.5.1 布局指南
      2. 8.5.2 布局示例
  10. 9 器件和文档支持
    1. 9.1 文档支持
      1. 9.1.1 相关文档
    2. 9.2 接收文档更新通知
    3. 9.3 支持资源
    4. 9.4 商标
    5. 9.5 静电放电警告
    6. 9.6 术语表
  11. 10修订历史记录
  12. 11机械、封装和可订购信息

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息

4 引脚配置和功能

图 4-1 RRU 封装，24 引脚 UQFN（顶视图）
表 4-1 引脚功能
引脚 类型(1) 说明
名称 编号
AIN0 15 AI ADC 输入电压。输入范围为 0V 至 2 × VREF。
ALARM 24 DO 警报通知引脚，开漏，低电平有效。当警报条件被置为有效时，该引脚将保持逻辑低电平；否则，该引脚将处于高阻态 (Hi-Z)。
GND 14 P 数字和模拟地。此器件上用于所有电路的接地参考点。
GPIO0/ CLK_OUT 11 DO/DI 通用输入/输出 (GPIO) 引脚。可配置为 1.2288MHz 内部时钟的时钟输出或计时器。如果未驱动，则处于高阻态。需要一个外部上拉或下拉电阻。
GPIO1/ CD 3 DO/DI 通用输入/输出 (GPIO) 引脚。上电时配置为载波检测输出。此引脚上的逻辑高电平表示存在有效的载波。如果未驱动，则处于高阻态。需要一个外部上拉或下拉电阻。
GPIO2/ UARTOUT 2 DO/DI 通用输入/输出 (GPIO) 引脚。上电时配置为 UART 数据输出。该引脚可配置为在仅 SPI 模式下用作 IRQ 引脚。如果未驱动，则处于高阻态。需要一个外部上拉或下拉电阻。
GPIO3/ UARTIN 1 DI/DO 通用输入/输出 (GPIO) 引脚。上电时配置为 UART 数据输入。连接到 IOVDD，如果未使用，则为逻辑高电平。需要一个外部上拉或下拉电阻。
GPIO4/ SDO 9 DO/DI 通用输入/输出 (GPIO) 引脚。可在 SPI 模式下配置为 SPI 数据输出。当 CS 处于低电平时，数据在 SCLK 的上升沿输出。UART 中断模式 (UBM) 下的中断请求 (IRQ) 引脚。上电时输出处于高阻态，必须在 CONFIG 寄存器中启用。需要一个外部上拉或下拉电阻。
GPIO5/ SDI 8 DI/DO 通用输入/输出 (GPIO) 引脚。上电时配置为 SPI 数据输入。数据在串行时钟输入的下降沿传入 24 位输入移位寄存器。SDI 是施密特触发逻辑输入。需要一个外部上拉或下拉电阻。
GPIO6/ CS 10 DI/DO 通用输入/输出 (GPIO) 引脚。上电时配置为 SPI 片选输入。当 CS 为低电平时，数据位会在时钟控制下进入串行移位寄存器。当 CS 为高电平时，SDO 处于高阻态，SDI 上的数据将被忽略。需要一个外部上拉或下拉电阻。
IOVDD 12 P 接口电源。数字输入和输出电路的电源电压。该电压可设置数字接口的逻辑阈值。
MOD_OUT 23 AO FSK 输出正弦波。支持的最大并联负载电容为 2nF。
POL_SEL/ AIN1 16 DI/AI 如果 SPECIAL_CFG.AIN1_ENB 位设置为 1，则为 ADC 输入电压。输入范围为 0V 至 2 × VREF。否则，该引脚用作 ALMV_POL，用于设置 VOUT 警报电压的极性。
PVDD 17 P 内部低压降稳压器 (LDO)、ADC 输入和 VOUT DAC 输出的电源。
REF_EN 5 DI 内部 VREF 使能输入。该引脚上的逻辑高电平会启用内部 VREF 和 VREFIO 引脚输出 1.25V。该引脚上的逻辑低电平会禁用内部 VREF，并且 VREFIO 引脚上需要 1.25V 外部基准。
REF_GND 20 P VREFIO 引脚的 GND 基准。
RESET 6 DI 复位引脚，低电平有效。该引脚上的逻辑低电平会关闭内部振荡器并使器件复位。逻辑高电平将使器件恢复正常运行。请勿将任何数字引脚悬空。
RTS 4 DI “请求发送”引脚。此引脚上的逻辑高电平将启用解调器并禁用调制器。此引脚上的逻辑低电平将启用调制器并禁用解调器。请勿将任何数字引脚悬空。
RX_IN 21 AI 如果未使用外部滤波器，则为 HART FSK 输入；否则无连接。
RX_INF 22 AI 如果使用外部带通滤波器，则为 HART FSK 输入。如果通过将 HART FSK 连接到 RX_IN 来使用内部带通滤波器，则应将 680pF 电容器连接到该引脚。
SCLK 7 DI SPI 时钟。数据的传输速率高达 12.5MHz。SCLK 是施密特触发逻辑输入。连接到 GND，如果未使用，则为逻辑低电平。请勿将任何数字引脚悬空。
VDD 13 P/AO 内部低电压 LDO 输出。当 PVDD 引脚上提供 2.7V 至 5.5V 电压时，内部 LDO 将启用。在该引脚上连接一个 1μF 至 10μF 电容器。
VOUT 18 AO DAC 输出电压。
VREFIO 19 AI/AO 当内部 VREF 由 REF_EN 引脚启用后，该引脚会输出内部 VREF 电压。在这种情况下，需要 70nF 至 130nF 的负载电容才能实现稳定性。禁用后，该引脚作为外部 1.25V 基准输入。
(1) AI = 模拟输入，AO = 模拟输出，DI = 数字输入，DO = 数字输出，P = 电源。
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