6 引脚配置和功能

图 6-1 FCBGA 封装，400 引脚
（顶视图）

表 6-1 引脚功能

焊球名称	焊球编号	类型⁽¹⁾	说明
射频接口
NC	A15、A16、Y15、Y16	I	请勿连接。
1RXIN–	A11	I	接收器通道 1 射频输入：负极端子。未使用的 RX 输入可保持断开。
1RXIN+	A12	I	接收器通道 1 射频输入：正极端子。未使用的 RX 输入可保持断开。
2RXIN–	A8	I	接收器通道 2 射频输入：负极端子。未使用的 RX 输入可保持断开。
2RXIN+	A7	I	接收器通道 2 射频输入：正极端子。未使用的 RX 输入可保持断开。
3RXIN–	Y11	I	接收器通道 3 射频输入：负极端子。
3RXIN+	Y12	I	接收器通道 3 射频输入：正极端子。未使用的 RX 输入可保持断开。
4RXIN–	Y8	I	接收器通道 4 射频输入：负极端子。未使用的 RX 输入可保持断开。
4RXIN+	Y7	I	接收器通道 4 射频输入：正极端子。未使用的 RX 输入可保持断开。
1TXOUT–	F20	O	发送器通道 1 射频输出：负极端子。不使用时连接至 1.8V。
1TXOUT+	G20	O	发送器通道 1 射频输出：正极端子。不使用时连接至 1.8V。
2TXOUT–	C20	O	发送器通道 2 射频输出：负极端子。不使用时连接至 1.8V。
2TXOUT+	B20	O	发送器通道 2 射频输出：正极端子。不使用时连接至 1.8V。
3TXOUT–	R20	O	发送器通道 3 射频输出：负极端子。不使用时连接至 1.8V。
3TXOUT+	P20	O	发送器通道 3 射频输出：正极端子。不使用时连接至 1.8V。
4TXOUT–	V20	O	发送器通道 4 射频输出：负极端子。不使用时连接至 1.8V。
4TXOUT+	W20	O	发送器通道 4 射频输出：正极端子。不使用时连接至 1.8V。
差分时钟输入
REFCLK–	L17	I	基准时钟输入：负极端子
REFCLK+	K17	I	基准时钟输入：正极端子
SYSREF–	L19	I	SYSREEF 输入：负极端子
SYSREF+	K19	I	SYSREEF 输入：正极端子
串行器/解串器 CML 接口
1SRX–	A2	I	CML 串行器/解串器接口通道 1 输入：负极端子。未使用的串行器/解串器输入可保持断开。
1SRX+	A3	I	CML 串行器/解串器接口通道 1 输入：正极端子。未使用的串行器/解串器输入可保持断开。
2SRX–	C1	I	CML 串行器/解串器接口通道 2 输入：负极端子。未使用的串行器/解串器输入可保持断开。
2SRX+	B1	I	CML 串行器/解串器接口通道 2 输入：正极端子。未使用的串行器/解串器输入可保持断开。
3SRX–	F1	I	CML 串行器/解串器接口通道 3 输入：负极端子
3SRX+	E1	I	CML 串行器/解串器接口通道 3 输入：正极端子。未使用的串行器/解串器输入可保持断开。
4SRX–	J1	I	CML 串行器/解串器接口通道 4 输入：负极端子
4SRX+	H1	I	CML 串行器/解串器接口通道 4 输入：正极端子
5SRX–	M1	I	CML 串行器/解串器接口通道 5 输入：负极端子。未使用的串行器/解串器输入可保持断开。
5SRX+	N1	I	CML 串行器/解串器接口通道 5 输入：正极端子
6SRX–	R1	I	CML 串行器/解串器接口通道 6 输入：负极端子
6SRX+	T1	I	CML 串行器/解串器接口通道 6 输入：正极端子。未使用的串行器/解串器输入可保持断开。
7SRX–	V1	I	CML 串行器/解串器接口通道 7 输入：负极端子
7SRX+	W1	I	CML 串行器/解串器接口通道 7 输入：正极端子。未使用的串行器/解串器输入可保持断开。
8SRX–	Y2	I	CML 串行器/解串器接口通道 8 输入：负极端子
8SRX+	Y3	I	CML 串行器/解串器接口通道 8 输入：正极端子。未使用的串行器/解串器输入可保持断开。
1STX–	C3	O	CML 串行器/解串器接口通道 1 输出：负极端子。未使用的串行器/解串器输出可保持断开。
1STX+	C4	O	CML 串行器/解串器接口通道 1 输出：正极端子。未使用的串行器/解串器输出可保持断开。
2STX–	E3	O	CML 串行器/解串器接口通道 2 输出：负极端子。未使用的串行器/解串器输出可保持断开。
2STX+	E4	O	CML 串行器/解串器接口通道 2 输出：正极端子。未使用的串行器/解串器输出可保持断开。
3STX–	G4	O	CML 串行器/解串器接口通道 3 输出：负极端子。未使用的串行器/解串器输出可保持断开。
3STX+	G3	O	CML 串行器/解串器接口通道 3 输出：正极端子。未使用的串行器/解串器输出可保持断开。
4STX–	J4	O	CML 串行器/解串器接口通道 4 输出：负极端子。未使用的串行器/解串器输出可保持断开。
4STX+	J3	O	CML 串行器/解串器接口通道 4 输出：正极端子。未使用的串行器/解串器输出可保持断开。
5STX–	M4	O	CML 串行器/解串器接口通道 5 输出：负极端子。未使用的串行器/解串器输出可保持断开。
5STX+	M3	O	CML 串行器/解串器接口通道 5 输出：正极端子。未使用的串行器/解串器输出可保持断开。
6STX–	P4	O	CML 串行器/解串器接口通道 6 输出：负极端子。未使用的串行器/解串器输出可保持断开。
6STX+	P3	O	CML 串行器/解串器接口通道 6 输出：正极端子。未使用的串行器/解串器输出可保持断开。
7STX–	T3	O	CML 串行器/解串器接口通道 7 输出：负极端子。未使用的串行器/解串器输出可保持断开。
7STX+	T4	O	CML 串行器/解串器接口通道 7 输出：正极端子。未使用的串行器/解串器输出可保持断开。
8STX–	V3	O	CML 串行器/解串器接口通道 8 输出：负极端子。未使用的串行器/解串器输出可保持断开。
8STX+	V4	O	CML 串行器/解串器接口通道 8 输出：正极端子。未使用的串行器/解串器输出可保持断开。
GPIO 功能
GBL_0_GPIO13	V6	I/O	GPIO。
GBL_1_FBTDD2	R6	I/O	FB TDD2 输入信号的默认位置。
GBL_2_FSPICLKC	U5	I/O	FSPI C 时钟的默认和建议位置（FSPI 仅限工厂使用，作为通用 GPIO 提供）。
GBL_3_GPIO14	R5	I/O	GPIO。
GBL_4_RXDLNB	T5	I/O	RX 通道 D AGC LNA 旁路输出信号的默认位置。
GBL_5_GPIO15	N10	I/O	GPIO。
GBL_6_GPIO16	P10	I/O	GPIO。
GBL_7_SYNCB_OUT1+	N9	I/O	JESD Sync\ 1 输出差分正极端子的默认位置。
GBL_8_SYNCB_IN1+	N8	I/O	JESD Sync\ 1 输入差分正极端子的默认位置。
GBL_9_SYNCB_OUT1–	P9	I/O	JESD Sync\ 1 输出差分负极端子的默认位置。
GBL_10_GPIO17	T8	I/O	GPIO。
GBL_11_GPIO18	T7	I/O	GPIO。
GBL_12_FSPICLKD	P7	I/O	FSPI D 时钟的默认和建议位置（FSPI 仅限工厂使用，作为通用 GPIO 提供）。
GBL_13_GPIO19	P8	I/O	GPIO。
GBL_14_FSPIDD	R7	I/O	FSPI D 数据的默认和建议位置（FSPI 仅限工厂使用，作为通用 GPIO 提供）。
GBL_15_FSPIDC	P6	I/O	FSPI C 时钟的默认和建议位置（FSPI 仅限工厂使用，作为通用 GPIO 提供）。
GBL_16_RXCLNB	T6	I/O	RX 通道 C AGC LNA 旁路输出信号的默认位置。
GBL_17_SYNCB_IN1–	N7	I/O	JESD Sync\ 1 输入差分负极端子的默认位置。
GBL_18_TXTDD2	V5	I/O	TX TDD2 输入信号的默认位置。
GBL_19_GPIO20	U6	I/O	GPIO。
GBR_0_GPIO4	C6	I/O	GPIO。
GBR_1_GPIO5	F6	I/O	GPIO。
GBR_2_RXALNB	D5	I/O	RX 通道 A AGC LNA 旁路输出信号的默认位置。
GBR_3_FSPICLKB	F5	I/O	FSPI B 时钟的默认和建议位置（FSPI 仅限工厂使用，作为通用 GPIO 提供）。
GBR_4_GPIO6	E5	I/O	GPIO。
GBR_5_FSPIDB	H10	I/O	FSPI B 数据的默认和建议位置（FSPI 仅限工厂使用，作为通用 GPIO 提供）。
GBR_6_RXBLNB	G10	I/O	RX 通道 B AGC LNA 旁路输出信号的默认位置。
GBR_7_SYNCB_OUT0+	H9	I/O	JESD Sync\ 0 输出差分正极端子的默认位置。
GBR_8_SYNCB_IN0+	H8	I/O	JESD Sync\ 0 输入差分正极端子的默认位置。
GBR_9_SYNCB_OUT0–	G9	I/O	JESD Sync\ 0 输出差分负极端子的默认位置。
GBR_10_FSPICLKA	E8	I/O	FSPI A 时钟的默认位置（FSPI 仅限工厂使用，作为通用 GPIO 提供）。
GBR_11_RXTDD1	E7	I/O	RX TDD1 输入信号的默认位置。
GBR_12_GPIO7	G7	I/O	GPIO。
GBR_13_GPIO8	G8	I/O	GPIO。
GBR_14_FSPIDA	F7	I/O	FSPI A 时钟的默认和建议位置（FSPI 仅限工厂使用，作为通用 GPIO 提供）。
GBR_15_GPIO9	G6	I/O	GPIO。
GBR_16_GPIO10	E6	I/O	GPIO。
GBR_17_SYNCB_IN0–	H7	I/O	JESD Sync\ 0 输入差分负极端子的默认位置。
GBR_18_GPIO11	C5	I/O	GPIO。
GBR_19_GPIO12	D6	I/O	GPIO。
GTL_0_GPIO2	N13	I/O	GPIO。
GTL_1_SLEEP	P14	I/O	睡眠输入信号的默认位置。
GTL_2_ALARM2	N15	I/O	警报 2 输出信号的默认位置。
GTL_3_AUX0	M15	I/O	GPIO 或辅助低速 ADC 输入 0
GTL_4_SPIACLK	P15	I/O	SPI A 时钟的固定位置。
GTL_5_SPIASEN	R14	I/O	SPI A 发送使能的固定位置。
GTL_6_RXTDD2	R15	I/O	RX TDD2 输入信号的默认位置。
GTL_7_ALARM1	N16	I/O	警报 1 输出信号的默认位置。
GTL_8_AUX1	L14	I/O	GPIO 或辅助低速 ADC 输入 1。
GTL_9_AUX2	M14	I/O	GPIO 或辅助低速 ADC 输入 2。
GTL_10_BIST0	P11	I/O	BIST0 功能的固定位置。使用 JTAG 时设置为低电平，正常运行时设置为高电平。
GTL_11_AUX3	P13	I/O	GPIO 或辅助低速 ADC 输入 3。
GTL_12_BIST1	P12	I/O	BIST1 功能的固定位置。使用 JTAG 时设置为高电平，正常运行时设置为低电平。
GTL_13_AUX4	N12	I/O	GPIO 或辅助低速 ADC 输入 4。
GTL_14_AUX5	N11	I/O	GPIO 或辅助低速 ADC 输入 5。
GTL_15_GPIO3	P16	I/O	GPIO。
GTL_17_SPIASDIO	N14	I/O	SPI A 串行数据输入（3 线和 4 线模式）或输出（仅 3 线模式）的固定位置。
GTL_18_SPIASDO	R16	I/O	4 线模式下 SPI A 串行数据输出的固定位置。
GTR_0_RXGSWAP	G13	I/O	RX 增益交换输入的默认位置。
GTR_1_GPIO1	H12	I/O	GPIO。
GTR_2_SPIB2CLK	J14	I/O	SPI B2 时钟的默认和建议位置。
GTR_3_TXTDD1	H15	I/O	TX TDD1 输入信号的默认位置。
GTR_4_TCLK	H14	I/O	JTAG 测试时钟的固定位置。
GTR_5_TDO	F14	I/O	JTAG 测试数据输出的固定位置。
GTR_6_SPIB2_SDIO	H13	I/O	SPI B2 串行数据输入/输出的默认和建议位置。
GTR_7_SPIB2SEN	F16	I/O	SPI B2 使能输入的默认和建议位置。
GTR_8_FBTDD1	K14	I/O	FB TDD1 输入信号的默认位置。
GTR_9_SPIB2SDO	J15	I/O	SPI B2 串行数据输出的默认和建议位置（4 线模式）
GTR_10_TMS	G11	I/O	JTAG 测试模式选择的固定位置。
GTR_11_SPIB1_SDO	G12	I/O	SPI B1 串行数据输出的默认和建议位置（4 线模式）。
GTR_12_SPIB_SDIO	H11	I/O	SPI B1 串行数据输入/输出的默认和建议位置。
GTR_13_TRST	G15	I/O	JTAG 测试复位的固定位置。在不使用 JTAG 端口时必须拉至低电平。
GTR_14_SPIB1SEN	H16	I/O	SPI B1 使能输入的默认和建议位置。
GTR_15_RESETZ	F15	I/O	复位功能的固定位置。芯片复位为默认寄存器设置。
GTR_17_SPIB1CLK	G16	I/O	SPI B1 时钟的默认和建议位置。
GTR_18_TDI	G14	I/O	JTAG 测试数据输入的固定位置。
电源
DVDD	K2、K5、K6、K7、K8、K9、K10、K11、K12、K13、L2、L5、L6、L7、L8、L9、L10、L11、L12、L13	—	0.9V 数字电源
VDD1P2FB	D14、D15、D16、E15、U14、U15、U16、T15	—	FB ADC 链的 1.2V 电源。
VDD1P8FB	C15、C16、V15、V16	—	FB ADC 的 1.8V 电源。
VDD1P8FBCLK	A14、A17、Y17、Y14	—	FB ADC 时钟的 1.8V 电源。
VDD1P2PLLCLKREF	K20、K18、L18	—	PLL 的 1.2V 电源。
VDDPLL1P2FBCML	L15	—	将 PLL 时钟分配至 FB ADC 所需使用的 1.2V 电源。
VDDPLL1P2RXCML	K15	—	将时钟分配至 RX ADC 所需使用的 1.2V 电源。
VDD1P8PLL	K16、L16	—	PLL 的 1.8V 电源。
VDD1P8PLLVCO	L20	—	PLL/VCO 使用的 1.8V 电源。这是敏感网，在布局时需要格外小心。
VDD1P2RX	A10、A13、E11、E12、E13、E14、F11、F12、F13、R11、R12、R13、T11、T12、T13、T14、Y10、Y13	—	RX ADC 的 1.2V 电源。
VDD1P8RX	C9、C10、C11、D9、D10、D11、E9、E10、F8、F9、F10、R8、R9、R10、T9、T10、U9、U10、U11、V9、V10、V11	—	RX ADC 的 1.8V 电源。
VDD1P8RXCLK	A6、A9、Y6、Y9	—	RX ADC 时钟的 1.8V 电源。
VDD1P2TXENC	D17、U17	—	DAC 编码器的 1.2V 电源。
VDD1P2TXCLK	A20、D20、U20、Y20	—	DAC 时钟的 1.2V 电源。
VDD1P8TX	E20、H20、N20、T20	—	DAC 的 1.8V 电源。
VDD1P8TXDAC	G17、H17、N17、P17	—	DAC 的 1.8V 电源。
VDD1P8GPIO	H6、N6	—	GPIO 的 1.8V 电源。
VDDA1P8	F3、F4、H3、H4、R3、R4、N3、N4	—	串行器/解串器模拟 1.8V 电源。
VDDT0P9	D3、D4、U3、U4	—	串行器/解串器数字 0.9V 电源。
接地 (GROUNDS)
数字接地 (DGND)	J5、J6、J7、J8、J9、J10、J11、J12、M5、M6、M7、M8、M9、M10、M11、M12	—	数字内核接地
VSSGPIO	H5、N5	—	GPIO 接地。
VSSFB	B14、B15、B16、B17、C14、V14、W14、W15、W16、W17	—	FB ADC 电源的接地端。
VSSFBCLK	A18、B18、W18、Y18	—	FB ADC 1.8V 时钟电源的接地端。
GND_ESD	D7、D8、J13、M13、U7、U8	—	ESD 保护电路的接地端。
VSSRX	B7、B8、B10、B11、B12、C12、D12、B13、C13、D13、W7、W8、W10、W11、W13、U12、V12、W12、U13、V13	—	RX ADC 的接地端。
VSSRXCLK	A5、B5、B6、B9、C7、C8、W5、W6、W9、Y5、V7、V8	—	RX ADC 时钟的接地端。
VSSTX	B19、C17、C18、C19、D18、E18、E19、F17、F18、F19、G18、G19、H18、H19、J20、M20、N18、N19、P18、P19、R17、R18、R19、T18、T19、U18、V17、V18、V19、W19	—	TX DAC 的接地端。
VSSTXENC	E16、E17、T16、T17	—	TX DAC 编码器的接地端。
VSSTXCLK	A19、D19、U19、Y19	—	TX DAC 时钟的接地端。
VSSPLL	M19	—	PLL 的接地端。
VSSPLLFBCML	J16、M16	—	FB ADC 时钟的接地端。
VSSPLLCLKREF	J18、M18	—	CLKREF PLL 的接地端。
VSSPLLRXCML	J17、M17	—	RX ADC 时钟的接地端。
VSST	A1、A4、B2、B3、B4、C2、D1、D2、E2、F2、G1、G2、H2、J2、K1、K4、L1、L4、M2、N2、P1、P2、R2、T2、U1、U2、V2、W2、W3、W4、Y1、Y4	—	串行器/解串器接地。
其他
IFORCE	G5	—	仅保留供 TI 使用。请勿连接。
PLL_LDOUT	J19	—	将一个 100nF 电容器连接到 GND
SerDes_AMUX1	K3	—	串行器/解串器通道 1-4 的模拟测试引脚可保持悬空
SerDes_AMUX2	L3	—	串行器/解串器通道 5-8 的模拟测试引脚可保持悬空
VSENSE	P5	—	工艺测试：检测电压（仅供 TI 使用）。请勿连接。

(1) 信号类型：I = 输入，O = 输出，I/O = 输入或输出。