在仅 SPI 模式下，两个 FIFO 缓冲器均通过寄存器地址进行访问。HART 总线通信活动通过 IRQ 引脚和 MODEM_STATUS 寄存器报告给主机控制器。请参阅节 6.3.5.8，了解使用 AFEx82H1 在 SPI 和 HART 之间进行转换时建议采用的基于 IRQ 的通信技术。

写入 FIFO_U2H_WR 寄存器时会使 HART 发送数据进入 FIFO_U2H 的队列中。计算正确的奇偶校验位并将奇偶校验位包含在数据中。请勿尝试从 FIFO_U2H 读取数据，因为不支持来自 FIFO_U2H_WR 寄存器的读取请求。从 FIFO_U2H_WR 寄存器进行的读取会返回 FIFO_U2H 的出队指针位置中的数据，但不会使数据出队。

读取 FIFO_H2U_RD 寄存器时会使 HART 接收数据从 FIFO_H2U 出队。如果启用了 CRC 并且在读取请求期间发生 CRC 错误，则不会有数据从 FIFO_H2U 缓冲器出队，且回读帧中的数据无效。对 FIFO_H2U_RD 寄存器的写入将被忽略。

在 SPI + UART 模式下通过 UART 接口与 HART 调制解调器进行通信时，UARTIN 引脚上接收到的任何字符都会直接进入 FIFO_U2H 的队列中。然后，当允许发送 (CTS) 响应生效时，该字符会自动从 FIFO_U2H 出队，并在 MOD_OUT 引脚上发送。同样，在 RX_IN 或 RX_INF 引脚上接收到的任何字符都会直接进入 FIFO_H2U 的队列中。然后，该字符会自动从 FIFO_H2U 出队，并作为普通 UART 字符在 UARTOUT 上发送。

FIFO 缓冲器由 UART 直接访问；因此，请勿将 FIFO_U2H_WR 和 FIFO_H2U_RD 寄存器与 SPI 一起使用。由于在数据路径中使用 FIFO_U2H，因此从 UARTIN 引脚到 MOD_OUT 引脚存在延时；另请参阅节 6.3.5.6。同样，由于使用 FIFO_H2U，从 RX_IN 或 RX_INF 引脚到 UARTOUT 引脚存在延时；另请参阅节 6.3.5.7。

HART 总线通信活动通过 CD 和 RTS 引脚连接到主机控制器。如果未使用 CD 和 RTS 引脚，请定期轮询 MODEM_STATUS 寄存器以监控调制解调器的状态。

在 UBM 模式下，UARTIN 引脚上接收到的任何不属于中断命令的字符都会直接进入 FIFO_U2H 的队列中。然后，当 CTS 响应生效时，该字符会自动从 FIFO_U2H 出队，并在 MOD_OUT 引脚上发送。尽管 UBM 数据包可以访问所有寄存器，但不要使用中断命令向 FIFO_U2H_WR 寄存器写入 HART 发送数据。应使用标准 8O1 UART 字符格式使数据进入 FIFO_U2H 缓冲器的队列中，从而进入 HART 调制器。

同样，请勿使用中断命令从 FIFO_H2U_RD 寄存器读取 HART 接收数据。在 UBM 模式下，HART 接收数据会自动从 FIFO_H2U 出队，并作为普通 UART 字符在 UARTOUT 上发送。