- OSPI[x]_CLK 输出引脚必须连接到所连接的 OSPI/QSPI/SPI 器件的 CLK 输入引脚
- 从 OSPI[x]_CLK 引脚到所连接的 OSPI/QSPI/SPI 器件 CLK 引脚(A 到 B)的信号传播延迟必须 ≤ 450ps(带状线约为 7cm,微带线约为 8cm)
- 每个 OSPI[x]_D[y] 和 OSPI[x]_CSn[z] 引脚到所连接的相应 OSPI/QSPI/SPI 器件数据和控制引脚(E 到 F,或 F 到 E)的信号传播延迟必须约等于从 OSPI[x]_CLK 引脚到所连接 OSPI/QSPI/SPI 器件 CLK 引脚(A 到 B)的信号传播延迟
- 建议将 50Ω PCB 布线与串联端接一起使用,如图 8-2 所示
- 传播延迟和匹配:
- (A 到 B)≤ 450ps
- (E 到 F,或 F 到 E)=((A 到 B)± 60ps)