ZHCSTN3C October 2023 – May 2024 AM263P4 , AM263P4-Q1
PRODUCTION DATA
编号 | 参数 | 说明 | 最小值 | 最大值 | 单位 |
---|---|---|---|---|---|
FSIT1 | tc(TX_CLK) | 周期时间,FSITXn_CLK | 16.67 | ns | |
FSIT2 | tw(TX_CLK) | 脉冲宽度,FSITXn_CLK 低电平或 FSITXn_CLK 高电平 | 0.5P(1) – 1 | 0.5P(1) + 1 | ns |
FSIT3 | td(TX_CLK-TX_D) | 延迟时间,FSITXn_CLK 高电平或 FSITXn_CLK 低电平之后 FSITXn_Dx 有效 | 0.25P(1) – 2 | 0.25P(1) + 2 | ns |
FSIT4 | td(TXCLKL) | TX_DLYLINE_CTRL[TXCLK_DLY]=31 时的 FSITXn_CLK 延迟补偿 | 9.95 | 30 | ns |
FSIT5 | td(TX_D0) | TX_DLYLINE_CTRL[TXCLK_DLY]=31 时的 FSITXn_D0 延迟补偿 | 9.95 | 30 | ns |
FSIT6 | td(TX_D1) | TX_DLYLINE_CTRL[TXCLK_DLY]=31 时的 FSITXn_D1 延迟补偿 | 9.95 | 30 | ns |
FSIT7 | td(TX_DELAY_ELEMENT) | 每个延迟线路元件的 FSITXn_CLK、FSITXn_D0 和 FSITXn_D1 增量延迟 | 0.3 | 1 | ns |
FSIT_TDM1 | tskew(TX_TDM_CLK-TX_TDM_D) | FSITXn_TDM_CLK 延迟和 FSITXn_TDM_D[0:1] 延迟之间引入的延迟偏斜 | -2.5 | 2.5 | ns |
FSIT_TDM2 | tskew(TX_TDM_CLK-TX_CLK) | 延时时间,FSITXn_TDM_CLK 输入到 FSITXn_CLK 输出的时间 | 2 | 12 | ns |
FSIT_TDM3 | tskew(TX_TDM_D0-TX_D0) | 延时时间,FSITXn_TDM_D0 输入到 FSITXn_D0 输出的时间 | 2 | 12 | ns |
FSIT_TDM4 | tskew(TX_TDM_D1-TX_D1) | 延时时间,FSITXn_TDM_D1 输入到 FSITXn_D1 输出的时间 | 2 | 12 | ns |