ZHCSGO1 August   2017 AM5718-HIREL

PRODUCTION DATA.  

  1. 1 器件概述
    1. 1.1 特性
    2. 1.2 应用
    3. 1.3 说明
    4. 1.4 功能框图
  2. 2 修订历史记录
  3. 3  Device Comparison
    1. 3.1 Device Comparison Table
  4. 4  Terminal Configuration and Functions
    1. 4.1 Terminal Assignment
      1. 4.1.1 Unused Balls Connection Requirements
    2. 4.2 Ball Characteristics
    3. 4.3 Multiplexing Characteristics
    4. 4.4 Signal Descriptions
      1. 4.4.1  Video Input Ports (VIP)
      2. 4.4.2  Display Subsystem - Video Output Ports
      3. 4.4.3  Display Subsystem - High-Definition Multimedia Interface (HDMI)
      4. 4.4.4  Camera Serial Interface 2 CAL bridge (CSI2)
      5. 4.4.5  External Memory Interface (EMIF)
      6. 4.4.6  General-Purpose Memory Controller (GPMC)
      7. 4.4.7  Timers
      8. 4.4.8  Inter-Integrated Circuit Interface (I2C)
      9. 4.4.9  HDQ / 1-Wire Interface (HDQ1W)
      10. 4.4.10 Universal Asynchronous Receiver Transmitter (UART)
      11. 4.4.11 Multichannel Serial Peripheral Interface (McSPI)
      12. 4.4.12 Quad Serial Peripheral Interface (QSPI)
      13. 4.4.13 Multichannel Audio Serial Port (McASP)
      14. 4.4.14 Universal Serial Bus (USB)
      15. 4.4.15 SATA
      16. 4.4.16 Peripheral Component Interconnect Express (PCIe)
      17. 4.4.17 Controller Area Network Interface (DCAN)
      18. 4.4.18 Ethernet Interface (GMAC_SW)
      19. 4.4.19 Media Local Bus (MLB) Interface
      20. 4.4.20 eMMC/SD/SDIO
      21. 4.4.21 General-Purpose Interface (GPIO)
      22. 4.4.22 Keyboard controller (KBD)
      23. 4.4.23 Pulse Width Modulation (PWM) Interface
      24. 4.4.24 Programmable Real-Time Unit Subsystem and Industrial Communication Subsystem (PRU-ICSS)
      25. 4.4.25 Test Interfaces
      26. 4.4.26 System and Miscellaneous
        1. 4.4.26.1 Sysboot
        2. 4.4.26.2 Power, Reset, and Clock Management (PRCM)
        3. 4.4.26.3 Real-Time Clock (RTC) Interface
        4. 4.4.26.4 System Direct Memory Access (SDMA)
        5. 4.4.26.5 Interrupt Controllers (INTC)
        6. 4.4.26.6 Observability
      27. 4.4.27 Power Supplies
  5. 5 Specifications
    1. 5.1 Absolute Maximum Ratings
    2. 5.2 ESD Ratings
    3. 5.3 Power On Hours (POH) Limits
    4. 5.4 Recommended Operating Conditions
    5. 5.5 Operating Performance Points
      1. 5.5.1 AVS and ABB Requirements
      2. 5.5.2 Voltage And Core Clock Specifications
      3. 5.5.3 Maximum Supported Frequency
    6. 5.6 Power Consumption Summary
    7. 5.7 Electrical Characteristics
      1. 5.7.1  LVCMOS DDR DC Electrical Characteristics
      2. 5.7.2  HDMIPHY DC Electrical Characteristics
      3. 5.7.3  Dual Voltage LVCMOS I2C DC Electrical Characteristics
      4. 5.7.4  IQ1833 Buffers DC Electrical Characteristics
      5. 5.7.5  IHHV1833 Buffers DC Electrical Characteristics
      6. 5.7.6  LVCMOS OSC Buffers DC Electrical Characteristics
      7. 5.7.7  LVCMOS CSI2 DC Electrical Characteristics
      8. 5.7.8  BMLB18 Buffers DC Electrical Characteristics
      9. 5.7.9  BC1833IHHV Buffers DC Electrical Characteristics
      10. 5.7.10 USBPHY DC Electrical Characteristics
      11. 5.7.11 Dual Voltage SDIO1833 DC Electrical Characteristics
      12. 5.7.12 Dual Voltage LVCMOS DC Electrical Characteristics
      13. 5.7.13 SATAPHY DC Electrical Characteristics
      14. 5.7.14 SERDES DC Electrical Characteristics
    8. 5.8 Thermal Characteristics
      1. 5.8.1 Package Thermal Characteristics
    9. 5.9 Power Supply Sequences
  6. 6 Clock Specifications
    1. 6.1 Input Clock Specifications
      1. 6.1.1 Input Clock Requirements
      2. 6.1.2 System Oscillator OSC0 Input Clock
        1. 6.1.2.1 OSC0 External Crystal
        2. 6.1.2.2 OSC0 Input Clock
      3. 6.1.3 Auxiliary Oscillator OSC1 Input Clock
        1. 6.1.3.1 OSC1 External Crystal
        2. 6.1.3.2 OSC1 Input Clock
      4. 6.1.4 RTC Oscillator Input Clock
        1. 6.1.4.1 RTC Oscillator External Crystal
        2. 6.1.4.2 RTC Oscillator Input Clock
    2. 6.2 DPLLs, DLLs Specifications
      1. 6.2.1 DPLL Characteristics
      2. 6.2.2 DLL Characteristics
  7. 7 Timing Requirements and Switching Characteristics
    1. 7.1  Timing Test Conditions
    2. 7.2  Interface Clock Specifications
      1. 7.2.1 Interface Clock Terminology
      2. 7.2.2 Interface Clock Frequency
    3. 7.3  Timing Parameters and Information
      1. 7.3.1 Parameter Information
        1. 7.3.1.1 1.8V and 3.3V Signal Transition Levels
        2. 7.3.1.2 1.8V and 3.3V Signal Transition Rates
        3. 7.3.1.3 Timing Parameters and Board Routing Analysis
    4. 7.4  Recommended Clock and Control Signal Transition Behavior
    5. 7.5  Virtual and Manual I/O Timing Modes
    6. 7.6  Video Input Ports (VIP)
    7. 7.7  Display Subsystem - Video Output Ports
    8. 7.8  Display Subsystem - High-Definition Multimedia Interface (HDMI)
    9. 7.9  Camera Serial Interface 2 CAL bridge (CSI2)
      1. 7.9.1 CSI-2 MIPI D-PHY-1.5 V and 1.8 V
    10. 7.10 External Memory Interface (EMIF)
    11. 7.11 General-Purpose Memory Controller (GPMC)
      1. 7.11.1 GPMC/NOR Flash Interface Synchronous Timing
      2. 7.11.2 GPMC/NOR Flash Interface Asynchronous Timing
      3. 7.11.3 GPMC/NAND Flash Interface Asynchronous Timing
    12. 7.12 Timers
    13. 7.13 Inter-Integrated Circuit Interface (I2C)
    14. 7.14 HDQ / 1-Wire Interface (HDQ1W)
      1. 7.14.1 HDQ / 1-Wire - HDQ Mode
      2. 7.14.2 HDQ/1-Wire-1-Wire Mode
    15. 7.15 Universal Asynchronous Receiver Transmitter (UART)
    16. 7.16 Multichannel Serial Peripheral Interface (McSPI)
    17. 7.17 Quad Serial Peripheral Interface (QSPI)
    18. 7.18 Multichannel Audio Serial Port (McASP)
    19. 7.19 Universal Serial Bus (USB)
      1. 7.19.1 USB1 DRD PHY
      2. 7.19.2 USB2 PHY
    20. 7.20 Serial Advanced Technology Attachment (SATA)
    21. 7.21 Peripheral Component Interconnect Express (PCIe)
    22. 7.22 Controller Area Network Interface (DCAN)
    23. 7.23 Ethernet Interface (GMAC_SW)
      1. 7.23.1 GMAC MII Timings
      2. 7.23.2 GMAC MDIO Interface Timings
      3. 7.23.3 GMAC RMII Timings
      4. 7.23.4 GMAC RGMII Timings
    24. 7.24 eMMC/SD/SDIO
      1. 7.24.1 MMC1-SD Card Interface
        1. 7.24.1.1 Default speed, 4-bit data, SDR, half-cycle
        2. 7.24.1.2 High speed, 4-bit data, SDR, half-cycle
        3. 7.24.1.3 SDR12, 4-bit data, half-cycle
        4. 7.24.1.4 SDR25, 4-bit data, half-cycle
        5. 7.24.1.5 UHS-I SDR50, 4-bit data, half-cycle
        6. 7.24.1.6 UHS-I SDR104, 4-bit data, half-cycle
        7. 7.24.1.7 UHS-I DDR50, 4-bit data
      2. 7.24.2 MMC2 - eMMC
        1. 7.24.2.1 Standard JC64 SDR, 8-bit data, half cycle
        2. 7.24.2.2 High-speed JC64 SDR, 8-bit data, half cycle
        3. 7.24.2.3 High-speed HS200 JEDS84, 8-bit data, half cycle
        4. 7.24.2.4 High-speed JC64 DDR, 8-bit data
      3. 7.24.3 MMC3 and MMC4-SDIO/SD
        1. 7.24.3.1 MMC3 and MMC4, SD Default Speed
        2. 7.24.3.2 MMC3 and MMC4, SD High Speed
        3. 7.24.3.3 MMC3 and MMC4, SD and SDIO SDR12 Mode
        4. 7.24.3.4 MMC3 and MMC4, SD SDR25 Mode
        5. 7.24.3.5 MMC3 SDIO High-Speed UHS-I SDR50 Mode, Half Cycle
    25. 7.25 General-Purpose Interface (GPIO)
    26. 7.26 PRU-ICSS Interfaces
      1. 7.26.1 Programmable Real-Time Unit (PRU-ICSS PRU)
        1. 7.26.1.1 PRU-ICSS PRU Direct Input/Output Mode Electrical Data and Timing
        2. 7.26.1.2 PRU-ICSS PRU Parallel Capture Mode Electrical Data and Timing
        3. 7.26.1.3 PRU-ICSS PRU Shift Mode Electrical Data and Timing
        4. 7.26.1.4 PRU-ICSS PRU Sigma Delta and EnDAT Modes
      2. 7.26.2 PRU-ICSS EtherCAT (PRU-ICSS ECAT)
        1. 7.26.2.1 PRU-ICSS ECAT Electrical Data and Timing
      3. 7.26.3 PRU-ICSS MII_RT and Switch
        1. 7.26.3.1 PRU-ICSS MDIO Electrical Data and Timing
        2. 7.26.3.2 PRU-ICSS MII_RT Electrical Data and Timing
      4. 7.26.4 PRU-ICSS Universal Asynchronous Receiver Transmitter (PRU-ICSS UART)
      5. 7.26.5 PRU-ICSS Manual Functional Mapping
    27. 7.27 System and Miscellaneous interfaces
    28. 7.28 Test Interfaces
      1. 7.28.1 IEEE 1149.1 Standard-Test-Access Port (JTAG)
        1. 7.28.1.1 JTAG Electrical Data/Timing
      2. 7.28.2 Trace Port Interface Unit (TPIU)
        1. 7.28.2.1 TPIU PLL DDR Mode
  8. 8 Applications, Implementation, and Layout
    1. 8.1 Power Supply Mapping
    2. 8.2 DDR3 Board Design and Layout Guidelines
      1. 8.2.1 DDR3 General Board Layout Guidelines
      2. 8.2.2 DDR3 Board Design and Layout Guidelines
        1. 8.2.2.1  Board Designs
        2. 8.2.2.2  DDR3 EMIF
        3. 8.2.2.3  DDR3 Device Combinations
        4. 8.2.2.4  DDR3 Interface Schematic
          1. 8.2.2.4.1 32-Bit DDR3 Interface
          2. 8.2.2.4.2 16-Bit DDR3 Interface
        5. 8.2.2.5  Compatible JEDEC DDR3 Devices
        6. 8.2.2.6  PCB Stackup
        7. 8.2.2.7  Placement
        8. 8.2.2.8  DDR3 Keepout Region
        9. 8.2.2.9  Bulk Bypass Capacitors
        10. 8.2.2.10 High-Speed Bypass Capacitors
          1. 8.2.2.10.1 Return Current Bypass Capacitors
        11. 8.2.2.11 Net Classes
        12. 8.2.2.12 DDR3 Signal Termination
        13. 8.2.2.13 VREF_DDR Routing
        14. 8.2.2.14 VTT
        15. 8.2.2.15 CK and ADDR_CTRL Topologies and Routing Definition
          1. 8.2.2.15.1 Four DDR3 Devices
            1. 8.2.2.15.1.1 CK and ADDR_CTRL Topologies, Four DDR3 Devices
            2. 8.2.2.15.1.2 CK and ADDR_CTRL Routing, Four DDR3 Devices
          2. 8.2.2.15.2 Two DDR3 Devices
            1. 8.2.2.15.2.1 CK and ADDR_CTRL Topologies, Two DDR3 Devices
            2. 8.2.2.15.2.2 CK and ADDR_CTRL Routing, Two DDR3 Devices
          3. 8.2.2.15.3 One DDR3 Device
            1. 8.2.2.15.3.1 CK and ADDR_CTRL Topologies, One DDR3 Device
            2. 8.2.2.15.3.2 CK and ADDR/CTRL Routing, One DDR3 Device
        16. 8.2.2.16 Data Topologies and Routing Definition
          1. 8.2.2.16.1 DQS and DQ/DM Topologies, Any Number of Allowed DDR3 Devices
          2. 8.2.2.16.2 DQS and DQ/DM Routing, Any Number of Allowed DDR3 Devices
        17. 8.2.2.17 Routing Specification
          1. 8.2.2.17.1 CK and ADDR_CTRL Routing Specification
          2. 8.2.2.17.2 DQS and DQ Routing Specification
    3. 8.3 High Speed Differential Signal Routing Guidance
    4. 8.4 Power Distribution Network Implementation Guidance
    5. 8.5 Single-Ended Interfaces
      1. 8.5.1 General Routing Guidelines
      2. 8.5.2 QSPI Board Design and Layout Guidelines
    6. 8.6 Clock Routing Guidelines
      1. 8.6.1 32-kHz Oscillator Routing
      2. 8.6.2 Oscillator Ground Connection
  9. 9 器件和文档支持
    1. 9.1 器件命名规则
      1. 9.1.1 标准封装编号法
      2. 9.1.2 器件命名约定
    2. 9.2 工具与软件
    3. 9.3 文档支持
    4. 9.4 接收文档更新通知
    5. 9.5 Community Resources
    6. 9.6 商标
    7. 9.7 静电放电警告
    8. 9.8 Glossary
  10. 10机械封装和可订购信息

封装选项

机械数据 (封装 | 引脚)
  • ZBO|760
散热焊盘机械数据 (封装 | 引脚)
订购信息

9 器件和文档支持

TI 提供各式各样的开发工具，包括用于评估处理器性能、生成代码、促进算法实现以及完全集成和调试软硬件模块的各种工具，如下所示。

9.1 器件命名规则

为了指出米6体育平台手机版_好二三四开发周期所处的阶段，TI 为所有微处理器 (MPU) 和支持工具的米6体育平台手机版_好二三四型号分配了前缀。每个器件都具有以下三个前缀之一：X、P 或无（无前缀），例如 AM571x。米6体育平台手机版_好二三四 (TI) 建议为其支持的工具使用三个可用前缀指示符中的两个：TMDX 和 TMDS。这些前缀代表了米6体育平台手机版_好二三四开发的发展阶段，即从工程原型 (TMDX) 直到完全合格的生产器件和工具 (TMDS)。

器件开发进化流程：

    X 试验器件不一定代表最终器件的电气规范标准并且不可使用生产组装流程。
    P 原型器件不一定是最终芯片模型并且不一定符合最终电气标准规范。
    无完全合格的芯片模型的生产版本。

支持工具开发进化流程：

    TMDX 还未经米6体育平台手机版_好二三四 (TI) 完整内部质量测试的开发支持米6体育平台手机版_好二三四.
    TMDS 完全合格的开发支持米6体育平台手机版_好二三四。

X 和 P 器件和 TMDX 开发支持工具在供货时附带如下免责条款：

“开发的米6体育平台手机版_好二三四用于内部评估用途。”

生产器件和 TMDS 开发支持工具已进行完全特性描述，并且器件的质量和可靠性已经完全论证。TI 的标准保修证书适用。

预测显示原型器件（X 或者 P）的故障率大于标准生产器件。由于它们的预计的最终使用故障率仍未定义，米6体育平台手机版_好二三四 (TI) 建议不要将这些器件用于任何生产系统。只有合格的米6体育平台手机版_好二三四器件将被使用。

如需 ZBO 封装类型的 AM571x 器件的可订购器件号，请参阅本文档的“封装选项附录”、访问 TI 网站 (www.yogichopra.com) 或联系您的 TI 销售代表。

有关模具器件命名规则 的 详细说明，请参阅《器件勘误表》（文献编号 SPRZ436）。

9.1.1 标准封装编号法

AM5718-HIREL SPRS906_PACK_01.gif Figure 9-1 印刷器件参考

NOTE

某些器件的器件封装顶部的表面有一个圆形标记，该标记是在生产测试过程中产生的。这些标记只在表面显示，不会影响可靠性。

9.1.2 器件命名约定

Table 9-1 命名规则 说明

字段参数 字段 说明 值 说明
a 器件演变阶段 X 原型
P 预生产（生产测试流程，无可靠性数据）
空白 生产
BBBBBB 基本生产器件号 AM5718 高阶（请参阅Table 3-1，器件比较）
r 器件版本 空白 SR 1.0
A SR 2.0
PPP 封装符号 ZBO ZBO S-PBGA-N760 (23mm × 23mm) 封装
z 器件速度 X 表示器件中每个内核的速度等级。有关详细信息，请参阅Table 5-5，速度等级最大频率
D
Ss 安全标识符 TU 虚拟密钥安保器件
空白 通用器件
Yy 器件类型 E 支持所有工业协议（基本协议加 EtherCAT 从属协议和 POWERLINK 从属协议）
空白 支持基本工业协议
Yn 字母后接数字表示带有客户密码的 HS 器件
Tt 温度 (2) EP 工作温度范围（请参阅Table 5-4，建议运行条件）
XXXXXXX 批次追踪代码 (LTC)
YYY 生产代码；仅供 TI 使用
ZZZ 生产代码；仅供 TI 使用
O 引脚 1 符号
  1. 为了标明米6体育平台手机版_好二三四开发周期的阶段，TI 为所有部件号分配了前缀。这些前缀代表了米6体育平台手机版_好二三四开发的发展阶段，即从工程原型直到完全合格的生产器件。
    原型器件依据以下免责声明供应：
    “此米6体育平台手机版_好二三四尚在开发中，供内部评估使用。”
    无论是否有相反规定，TI 均不作任何明示、暗示或法定的担保，包括对此器件特定用途的适用性和适销性的任何暗示担保。
  2. 适用于器件最高结温。

NOTE

符号和器件号中的空白将折叠显示，以防字符间存在间隙。

9.2 工具与软件

以下米6体育平台手机版_好二三四支持面向 AM571x 平台的开发工作：

AM571x 寄存器描述符工具是一款交互式器件寄存器配置工具，便于用户查看寄存器的开通复位状态，然后针对特定用例定制器件配置。

AM571x 时钟树工具是一款交互式时钟树配置软件。借助这款软件，用户可以查看器件时钟树、与时钟树元件和 PRCM 寄存器交互、查看对 PRCM 寄存器和器件时钟树的影响，还可查看用户与时钟树进行交互影响到的所有器件寄存器的迹线。

AM571x Pin Mux 实用程序是一款交互式应用，可帮助系统设计人员在进行基于器件的米6体育平台手机版_好二三四设计时选择适当的引脚多路复用配置。借助 Pin Mux 实用程序，设计人员可选择特定外设接口的有效 IO 集，从而确保为设计选择的引脚多路复用配置只使用器件支持的有效 IO 集。

有关处理器平台开发支持工具的完整列表，请访问米6体育平台手机版_好二三四 (TI) 网站 www.yogichopra.com。有关定价和购买信息，请联系最近的 TI 销售办事处或授权分销商。

9.3 文档支持

以下文档对 AM571x 器件进行了介绍。

    TRM AM571x SitaraTM 处理器技术参考手册详细介绍了 AM571x 系列器件中 每个外设和子系统的集成、环境、功能描述和编程模型。
    勘误表 AM571x SitaraTM 处理器器件勘误表介绍了器件的已知问题、限制和注意事项并提供了权变措施。

9.4 接收文档更新通知

要接收文档更新通知（包括器件勘误表），请转至 www.yogichopra.com 上相关器件的米6体育平台手机版_好二三四文件夹。单击右上角的“提醒我”(Alert me) 按钮。点击后，您将每周定期收到已更改的米6体育平台手机版_好二三四信息（如果有的话）。有关更改的详细信息，请查阅已修订文档的修订历史记录。

9.5 Community Resources

The following links connect to TI community resources. Linked contents are provided "AS IS" by the respective contributors. They do not constitute TI specifications and do not necessarily reflect TI's views; see TI's Terms of Use.

    TI Embedded Processors WikiTexas Instruments Embedded Processors Wiki.

    Established to help developers get started with Embedded Processors from Texas Instruments and to foster innovation and growth of general knowledge about the hardware and software surrounding these devices.

9.6 商标

ICEPick 和 SmartReflex 是米6体育平台手机版_好二三四 (TI) 公司的商标。

ARM 和 Cortex 是 ARM Limited 的注册商标。

ETB、ARM9、CoreSight 和 Neon 是 ARM Limited 的商标。

HDMI 是 HDMI Licensing, LLC. 的商标。

HDQ 是 Benchmarq 的商标。

1-Wire 是 Maxim Integrated 的注册商标。

PowerVR 是 Imagination Technologies Ltd. 的注册商标。

SD 是 Toshiba Corporation 的注册商标。

MMC 和 eMMC 是 MultiMediaCard Association 的商标。

MIPI 是移动产业处理器接口 (MIPI) 联盟的注册商标。

PCI Express 是 PCI-SIG 的注册商标。

MediaLB 是 Standard Microsystems Corporation 的商标。

Vivante 是 Vivante Corporation 的注册商标。

所有其他商标均为其各自所有者的财产。

9.7 静电放电警告

esds-image

ESD 可能会损坏该集成电路。米6体育平台手机版_好二三四 (TI) 建议通过适当的预防措施处理所有集成电路。如果不遵守正确的处理措施和安装程序 , 可能会损坏集成电路。

ESD 的损坏小至导致微小的性能降级 , 大至整个器件故障。 精密的集成电路可能更容易受到损坏 , 这是因为非常细微的参数更改都可能会导致器件与其发布的规格不相符。

9.8 Glossary

    TI Glossary This glossary lists and explains terms, acronyms, and definitions.
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