ZHCSN84G January 2021 – April 2024 AM6411 , AM6412 , AM6421 , AM6422 , AM6441 , AM6442
PRODUCTION DATA
OSPI0 提供两种数据捕获模式：PHY 模式和 Tap 模式。
PHY 模式使用内部基准时钟通过基于 DLL 的 PHY 发送和接收数据，在这种模式下，每个基准时钟周期为单倍数据速率 (SDR) 传输生成一个周期的 OSPI0_CLK，或为双倍数据速率 (DDR) 传输生成半个周期的 OSPI0_CLK。PHY 模式支持接收数据捕获时钟的四种时钟拓扑。内部 PHY 环回 - 使用内部基准时钟作为 PHY 接收数据采集时钟。内部焊盘环回 - 使用从 OSPI0_LBCLKO 引脚环回到 PHY 的 OSPI0_LBCLKO 作为 PHY 接收数据采集时钟。外部电路板环回 - 使用从 OSPI0_DQS 引脚环回到 PHY 的 OSPI0_LBCLKO 作为 PHY 接收数据采集时钟。DQS - 使用所连接器件的 DQS 输出作为 PHY 接收数据采集时钟。使用内部焊盘环回和 DQS 时钟拓扑时，不支持 SDR 传输。使用内部 PHY 环回或内部焊盘环回时钟拓扑时，不支持 DDR 传输。
Tap 模式使用具有可选 Tap 的内部基准时钟来调整相对于 OSPI0_CLK 的数据发送和接收捕获延迟，OSPI0_CLK 是 SDR 传输的内部基准时钟的 4 分频或 DDR 传输的内部基准时钟的 8 分频。Tap 模式仅支持接收数据捕获时钟的一种时钟拓扑。无环回 - 使用内部基准时钟作为 Tap 接收数据捕获时钟。此时钟拓扑支持 200MHz 的最大内部基准时钟速率，从而在 SDR 模式下产生高达 50MHz 的 OSPI0_CLK 速率，或在 DDR 模式下产生高达 25MHz 的 OSPI0_CLK 速率。
有关器件八路串行外设接口特性和其他说明信息的更多详情，请参阅信号说明 和详细说明 部分中的相应小节。
节 6.10.5.14.1 定义了与 PHY 模式相关的时序要求和开关特性，节 6.10.5.14.2 定义了与 Tap 模式相关的时序要求和开关特性。
表 6-93 展示了 OSPI0 的时序条件。
| 参数 | 模式 | 最小值 | 最大值 | 单位 | ||
|---|---|---|---|---|---|---|
| 输入条件 | ||||||
| SRI | 输入压摆率 | 1 | 6 | V/ns | ||
| 输出条件 | ||||||
| CL | 输出负载电容 | 3 | 10 | pF | ||
| PCB 连接要求 | ||||||
| td(Trace Delay) | OSPI0_CLK 布线的传播延迟 | 无环回 内部 PHY 环回 内部焊盘环回 |
450 | ps | ||
| OSPI0_LBCLKO 布线的传播延迟 | 外部电路板环回 | 2L(1) - 30 | 2L(1) + 30 | ps | ||
| OSPI0_DQS 布线的传播延迟 | DQS | L(1) - 30 | L(1) + 30 | ps | ||
| td(Trace Mismatch Delay) | OSPI0_D[7:0] 和 OSPI0_CSn[3:0] 相对于 OSPI0_CLK 的传播延迟不匹配 | 所有模式 | 60 | ps | ||
有关更多信息，请参阅器件 TRM 的外设 一章中的八路串行外设接口 (OSPI) 一节。