6.10.5.19.1.1 具有 PHY 数据训练的 OSPI0/1

读取和写入数据有效窗口将因工艺、电压、温度和工作频率的变化而发生变化。可以实现数据训练方法，以动态配置最优读取和写入时序。实现数据训练可以在特定工艺、电压和频率工作条件下的温度范围内实现正常运行，同时实现更高的工作频率。

由于数据传输和接收时序参数会根据运行条件进行动态调整，因此未针对数据训练用例定义这些参数。

表 6-83 定义了具有数据训练的 OSPI0/1 所需的 DLL 延迟。表 6-84、图 6-99、图 6-100、表 6-85、图 6-101 和图 6-102 展示了具有数据训练的 OSPI0/1 的时序要求和开关特性。

表 6-83 用于 PHY 数据训练的 OSPI0/1 DLL 延迟映射

模式	OSPI_PHY_CONFIGURATION_REG 位字段	延迟值
发送
所有模式	PHY_CONFIG_TX_DLL_DELAY_FLD	⁽¹⁾
接收
所有模式	PHY_CONFIG_RX_DLL_DELAY_FLD	⁽²⁾

(1) 发送由训练软件确定的 DLL 延迟值

(2) 接收由训练软件确定的 DLL 延迟值

表 6-84 OSPI0 时序要求 – PHY 数据训练请参阅图 6-99 和图 6-100

编号			模式	最小值	单位
O15	t_su(D-LBCLK)	建立时间，在有效 OSPI0_DQS 边沿之前 OSPI0_D[7:0] 有效	具有 DQS 的 DDR	⁽¹⁾	ns
O16	t_h(LBCLK-D)	保持时间，在有效 OSPI0_DQS 边沿之后 OSPI0_D[7:0] 有效	具有 DQS 的 DDR	⁽¹⁾	ns
O21	t_su(D-LBCLK)	建立时间，在有效 OSPI0_DQS 边沿之前 OSPI0_D[7:0] 有效	具有内部 PHY 环回的 SDR	⁽¹⁾	ns
O22	t_h(LBCLK-D)	保持时间，在有效 OSPI0_DQS 边沿之后 OSPI0_D[7:0] 有效	具有内部 PHY 环回的 SDR	⁽¹⁾	ns
	t_DVW	数据有效窗口 (O15 + O16)	1.8V，具有 DQS 的 DDR	1.4	ns
	t_DVW	数据有效窗口 (O21 + O22)	1.8V，具有内部 PHY 环回的 SDR	1.7	ns

(1) 当使用数据训练查找合适的数据有效窗口时，未定义 OSPI0/1_D[7:0] 输入的最小建立和保持时间要求。t_DVW 参数定义了所需的最小数据无效窗口。提供此参数来代替最小建立和最小保持时间，必须使用它来检查与所连接器件提供的数据有效窗口的兼容性。

AM68A AM68 OSPI0/1 时序要求 - PHY 数据训练，具有 DQS 的 DDR

图 6-99 OSPI0/1 时序要求 - PHY 数据训练，具有 DQS 的 DDR

AM68A AM68 OSPI0/1 时序要求 - PHY 数据训练，具有内部 PHY 环回的 SDR

图 6-100 OSPI0/1 时序要求 - PHY 数据训练，具有内部 PHY 环回的 SDR

表 6-85 OSPI/1 开关特性 - PHY 数据训练请参阅图 6-101 和图 6-102

编号	参数		模式	最小值	最大值	单位
O1	t_c(CLK)	周期时间，OSPI0/1_CLK	1.8V，DDR	6.0	6.0	ns
O7	t_c(CLK)	周期时间，OSPI0/1_CLK	1.8V，SDR	6.0	6.0	ns
O2	t_w(CLKL)	脉冲持续时间，OSPI0/1_CLK 低电平	DDR	((0.475P⁽¹⁾) - 0.3)		ns
O8	t_w(CLKL)	脉冲持续时间，OSPI0/1_CLK 低电平	SDR	((0.475P⁽¹⁾) - 0.3)		ns
O3	t_w(CLKH)	脉冲持续时间，OSPI0/1_CLK 高电平	DDR	((0.475P⁽¹⁾) - 0.3)		ns
O9	t_w(CLKH)	脉冲持续时间，OSPI0/1_CLK 高电平	SDR	((0.475P⁽¹⁾) - 0.3)		ns
O4	t_d(CSn-CLK)	延迟时间，OSPI0/1_CSn[3:0] 有效边沿到 OSPI0/1_CLK 上升沿	DDR	((0.475P⁽¹⁾) + (0.975M⁽²⁾R⁽⁴⁾) + (0.028TD⁽⁵⁾) - 1)	((0.525P⁽¹⁾) + (1.025M⁽²⁾R⁽⁴⁾) + (0.055TD⁽⁵⁾) + 1)	ns
O10	t_d(CSn-CLK)	延迟时间，OSPI0/1_CSn[3:0] 有效边沿到 OSPI0/1_CLK 上升沿	SDR	((0.475P⁽¹⁾) + (0.975M⁽²⁾R⁽⁴⁾) + (0.028TD⁽⁵⁾) - 1)	((0.525P⁽¹⁾) + (1.025M⁽²⁾R⁽⁴⁾) + (0.055TD⁽⁵⁾) + 1)	ns
O5	t_d(CLK-CSn)	延迟时间，OSPI0/1_CLK 上升沿到 OSPI0/1_CSn[3:0] 无效边沿	DDR	((0.475P⁽¹⁾) + (0.975N⁽³⁾R⁽⁴⁾) - (0.055TD⁽⁵⁾) - 1)	((0.525P⁽¹⁾) + (1.025N⁽³⁾R⁽⁴⁾) - (0.028TD⁽⁵⁾) + 1)	ns
O11	t_d(CLK-CSn)	延迟时间，OSPI0/1_CLK 上升沿到 OSPI0/1_CSn[3:0] 无效边沿	SDR	((0.475P⁽¹⁾) + (0.975N⁽³⁾R⁽⁴⁾) - (0.055TD⁽⁵⁾) - 1)	((0.525P⁽¹⁾) + (1.025N⁽³⁾R⁽⁴⁾) - (0.028TD⁽⁵⁾) + 1)	ns
O6	t_d(CLK-D)	延迟时间，OSPI0/1_CLK 有效边沿到 OSPI0/1_D[7:0] 转换	DDR	⁽⁶⁾	⁽⁶⁾	ns
O12	t_d(CLK-D)	延迟时间，OSPI0/1_CLK 有效边沿到 OSPI0/1_D[7:0] 转换	SDR	⁽⁶⁾	⁽⁶⁾	ns
	t_DIVW	数据无效窗口（O6 最大值 - 最小值）	DDR		1	ns
	t_DIVW	数据无效窗口（O12 最大值 - 最小值）	SDR		1	ns

(1) P = SCLK 周期时间（以 ns 为单位）= OSPI0_CLK 周期时间（以 ns 为单位）

(2) M = OSPI_DEV_DELAY_REG[D_INIT_FLD]

(3) N = OSPI_DEV_DELAY_REG[D_AFTER_FLD]

(4) R = 基准时钟周期时间（以 ns 为单位）

(5) TD = PHY_CONFIG_TX_DLL_DELAY_FLD

(6) 当使用数据训练查找合适的数据有效窗口时，不定义 OSPI0_D[7:0] 输出的最小和最大延迟时间。t_DIVW 参数定义了最大数据无效窗口。提供此参数来代替最小和最大延迟时间，必须使用它来检查与所连接器件的数据有效窗口要求的兼容性。

图 6-101 OSPI0/1 开关特性 - PHY DDR 数据训练

图 6-102 OSPI0/1 开关特性 - PHY SDR 数据训练