ZHCSHS3D May 2017 – September 2024 AWR1642
PRODUCTION DATA
- 1
- 1 特性
- 2 应用
- 3 说明
- 4 功能方框图
- 5 器件比较
- 6 端子配置和功能
-
7 规格
- 7.1 绝对最大额定值
- 7.2 ESD 等级
- 7.3 上电小时数 (POH)
- 7.4 建议运行条件
- 7.5 电源规格
- 7.6 功耗摘要
- 7.7 射频规格
- 7.8 CPU 规格
- 7.9 FCBGA 封装的热阻特性 [ABL0161]
- 7.10
时序和开关特性
- 7.10.1 电源时序和复位时序
- 7.10.2 输入时钟和振荡器
- 7.10.3
多缓冲/标准串行外设接口 (MibSPI)
- 7.10.3.1 外设说明
- 7.10.3.2
MibSPI 发送和接收 RAM 组织结构
- 7.10.3.2.1 SPI 时序条件
- 7.10.3.2.2 SPI 控制器模式开关参数（时钟相位 = 0、SPICLK = 输出、SPISIMO = 输出和 SPISOMI = 输入） #GUID-C70CFB1F-161A-495B-85B8-62E1C643D037/T4362547-236 #GUID-C70CFB1F-161A-495B-85B8-62E1C643D037/T4362547-237 #GUID-C70CFB1F-161A-495B-85B8-62E1C643D037/T4362547-238
- 7.10.3.2.3 SPI 控制器模式开关参数（时钟相位 = 1、SPICLK = 输出、SPISIMO = 输出和 SPISOMI = 输入） #GUID-F724BCC6-8F26-42C4-8723-451EDE9A36D3/T4362547-244 #GUID-F724BCC6-8F26-42C4-8723-451EDE9A36D3/T4362547-245 #GUID-F724BCC6-8F26-42C4-8723-451EDE9A36D3/T4362547-246
- 7.10.3.3 SPI 外设模式 I/O 时序
- 7.10.3.4 典型接口协议图（外设模式）
- 7.10.4 LVDS 接口配置
- 7.10.5 通用输入/输出
- 7.10.6 控制器局域网接口 (DCAN)
- 7.10.7 控制器局域网 - 灵活数据速率 (CAN-FD)
- 7.10.8 串行通信接口 (SCI)
- 7.10.9 内部集成电路接口 (I2C)
- 7.10.10 四线串行外设接口 (QSPI)
- 7.10.11 ETM 跟踪接口
- 7.10.12 数据修正模块 (DMM)
- 7.10.13 JTAG 接口
- 8 详细说明
- 9 监控和诊断
- 10应用、实施和布局
- 11器件和文档支持
- 12修订历史记录
- 13机械、封装和可订购信息
7.10.3.2.2 SPI 控制器模式开关参数（时钟相位 = 0、SPICLK = 输出、
SPISIMO = 输出和 SPISOMI = 输入）(1)(2)(3)
| 编号 | 参数 | 最小值 | 典型值 | 最大值 | 单位 | ||
|---|---|---|---|---|---|---|---|
| 1 | tc(SPC)M | SPICLK 周期时间(4) | 25 | 256tc(VCLK) | ns | ||
| 2(4) | tw(SPCH)M | 脉冲持续时间，SPICLK 高电平的时间（时钟极性 = 0） | 0.5tc(SPC)M – 4 | 0.5tc(SPC)M + 4 | ns | ||
| tw(SPCL)M | 脉冲持续时间，SPICLK 低电平的时间（时钟极性 = 1） | 0.5tc(SPC)M – 4 | 0.5tc(SPC)M + 4 | ||||
| 3(4) | tw(SPCL)M | 脉冲持续时间，SPICLK 低电平的时间（时钟极性 = 0） | 0.5tc(SPC)M – 4 | 0.5tc(SPC)M + 4 | ns | ||
| tw(SPCH)M | 脉冲持续时间，SPICLK 高电平的时间（时钟极性 = 1） | 0.5tc(SPC)M – 4 | 0.5tc(SPC)M + 4 | ||||
| 4(4) | td(SPCH-SIMO)M | 在 SPICLK 低电平之前 SPISIMO 有效的延迟时间（时钟极性 = 0） | 0.5tc(SPC)M – 3 | ns | |||
| td(SPCL-SIMO)M | 在 SPICLK 高电平之前 SPISIMO 有效的延迟时间（时钟极性 = 1） | 0.5tc(SPC)M – 3 | |||||
| 5(4) | tv(SPCL-SIMO)M | 在 SPICLK 低电平之后 SPISIMO 数据有效的有效时间（时钟极性 = 0） | 0.5tc(SPC)M – 10.5 | ns | |||
| tv(SPCH-SIMO)M | 在 SPICLK 高电平之后 SPISIMO 数据有效的有效时间（时钟极性 = 1） | 0.5tc(SPC)M – 10.5 | |||||
| 6(5) | tC2TDELAY | CS 有效直至 SPICLK 高电平的建立时间 （时钟极性 = 0） | CSHOLD = 0 | (C2TDELAY+2)*tc(VCLK) – 7.5 | (C2TDELAY+2) * tc(VCLK) + 7 | ns | |
| CSHOLD = 1 | (C2TDELAY +3) * tc(VCLK) – 7.5 | (C2TDELAY+3) * tc(VCLK) + 7 | |||||
| CS 有效直至 SPICLK 低电平的建立时间 （时钟极性 = 1） | CSHOLD = 0 | (C2TDELAY+2)*tc(VCLK) – 7.5 | (C2TDELAY+2) * tc(VCLK) + 7 | ||||
| CSHOLD = 1 | (C2TDELAY +3) * tc(VCLK) – 7.5 | (C2TDELAY+3) * tc(VCLK) + 7 | |||||
| 7(5) | tT2CDELAY | SPICLK 低电平直至 CS 无效的保持时间（时钟极性 = 0） | 0.5*tc(SPC)M + (T2CDELAY + 1) *tc(VCLK) – 7 | 0.5*tc(SPC)M + (T2CDELAY + 1) * tc(VCLK) + 7.5 | ns | ||
| SPICLK 高电平直至 CS 无效的保持时间（时钟极性 = 1） | 0.5*tc(SPC)M + (T2CDELAY + 1) *tc(VCLK) – 7 | 0.5*tc(SPC)M + (T2CDELAY + 1) * tc(VCLK) + 7.5 | |||||
| 8(4) | tsu(SOMI-SPCL)M | 在 SPICLK 低电平之前 SPISOMI 的建立时间 （时钟极性 = 0） | 5 | ns | |||
| tsu(SOMI-SPCH)M | 在 SPICLK 高电平之前 SPISOMI 的建立时间 （时钟极性 = 1） | 5 | |||||
| 9(4) | th(SPCL-SOMI)M | 在 SPICLK 低电平之后 SPISOMI 数据有效的保持时间 （时钟极性 = 0） | 3 | ns | |||
| th(SPCH-SOMI)M | 在 SPICLK 高电平之后 SPISOMI 数据有效的保持时间 （时钟极性 = 1） | 3 | |||||
(1) 设置主器件位 (SPIGCRx.0)，并且时钟相位的位 (SPIFMTx.16) 被清零（其中 x= 0 或 1）。
(2) tc(MSS_VCLK) = 主子系统时钟时间 = 1/f(MSS_VCLK)。有关更多详细信息，请参阅技术参考手册。
(3) 当 SPI 处于控制器模式时，必须满足以下条件：对于从 1 到 255 的 PS 值：tc(SPC)M ≥ (PS +1)tc(MSS_VCLK) ≥ 25ns，其中 PS 是在 SPIFMTx.[15:8] 寄存器位中设置的预分频值。对于 PS 值为 0 的情况：tc(SPC)M = 2tc(MSS_VCLK) ≥ 25ns。
(4) 基准 SPICLK 信号的有效边沿由时钟极性位 (SPIFMTx.17) 控制。
(5) C2TDELAY 和 T2CDELAY 在 SPIDELAY 寄存器内被设定。
图 7-4 SPI 控制器模式外部时序（时钟相位 = 0）
图 7-5 SPI 控制器模式片选时序（时钟相位 = 0）