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ZHCSHS3D May 2017 – September 2024 AWR1642

PRODUCTION DATA

封装选项

机械数据 (封装 | 引脚)

ABL|161
- MPBGAL4B

散热焊盘机械数据 (封装 | 引脚)

订购信息

7.10.10.3 QSPI 开关特性

编号	参数		最小值	最大值	单位
Q1	t_c(SCLK)	SCLK 周期时间	25		ns
Q2	t_w(SCLKL)	SCLK 低电平的脉冲持续时间	Y*P – 3⁽¹⁾⁽²⁾		ns
Q3	t_w(SCLKH)	SCLK 高电平的脉冲持续时间	Y*P – 3⁽¹⁾		ns
Q4	t_d(CS-SCLK)	SCLK 下降沿到 CS 有效边沿的延迟时间	–M*P – 1⁽¹⁾⁽³⁾	–M*P + 2.5⁽¹⁾⁽³⁾	ns
Q5	t_d(SCLK-CS)	SCLK 下降沿到 CS 无效边沿的延迟时间	N*P – 1⁽¹⁾⁽³⁾	N*P + 2.5⁽¹⁾⁽³⁾	ns
Q6	t_d(SCLK-D1)	SCLK 下降沿到 d[1] 转换的延迟时间	-3.5	7	ns
Q7	t_ena(CS-D1LZ)	使能时间，CS 有效边沿到 d[1] 驱动（低阻抗）	–P – 4⁽³⁾	–P +1⁽³⁾	ns
Q8	t_dis(CS-D1Z)	禁用时间，CS 有效边沿到 d[1] 三态（高阻抗）	–P – 4⁽³⁾	–P +1⁽³⁾	ns
Q9	t_d(SCLK-D1)	SCLK 第一个下降沿到第一个 d[1] 转换的延迟时间（仅适用于 PHA = 0）	–3.5 – P⁽³⁾	7 – P⁽³⁾	ns
Q12	t_su(D-SCLK)	在 SCLK 下降沿之前 d[3:0] 有效的建立时间	7.3		ns
Q13	t_h(SCLK-D)	在 SCLK 下降沿之后 d[3:0] 有效的保持时间	1.5		ns
Q14	t_su(D-SCLK)	在最终 SCLK 下降沿之前最终 d[3:0] 位有效的建立时间	7.3 — P⁽³⁾		ns
Q15	t_h(SCLK-D)	在最终 SCLK 下降沿之后最终 d[3:0] 位有效的保持时间	1.5 + P⁽³⁾		ns

(1) Y 参数定义如下：如果 DCLK_DIV 为 0 或奇数，则 Y 等于 0.5。如果 DCLK_DIV 为偶数，则 Y = (DCLK_DIV/2)/(DCLK_DIV+1)。为了获得最佳性能，建议使用 0 或奇数的 DCLK_DIV 以尽可能减少占空比失真。DPLL_PER 的 CLKOUTX2_H13 输出上的 HSDIVIDER 可用于实现所需的时钟分频比。有关时钟分频因子 DCLK_DIV 的所有必需详细信息，请参阅器件特定的技术参考手册。

(2) P = SCLK 周期，单位为 ns。

(3) M = QSPI_SPI_DC_REG.DDx + 1，N = 2

图 7-14 QSPI 读取（时钟模式 0）

图 7-15 QSPI 写入（时钟模式 0）