ZHCSJ79D December 2018 – September 2024 AWR1843
PRODUCTION DATA
- 1
- 1 特性
- 2 应用
- 3 说明
- 4 功能方框图
- 5 器件比较
- 6 端子配置和功能
-
7 规格
- 7.1 绝对最大额定值
- 7.2 ESD 等级
- 7.3 上电小时数 (POH)
- 7.4 建议运行条件
- 7.5 电源规格
- 7.6 功耗摘要
- 7.7 射频规格
- 7.8 CPU 规格
- 7.9 FCBGA 封装的热阻特性 [ABL0161]
- 7.10
时序和开关特性
- 7.10.1 电源时序和复位时序
- 7.10.2 输入时钟和振荡器
- 7.10.3
多缓冲/标准串行外设接口 (MibSPI)
- 7.10.3.1 外设说明
- 7.10.3.2
MibSPI 发送和接收 RAM 组织结构
- 7.10.3.2.1 SPI 时序条件
- 7.10.3.2.2 SPI 控制器模式开关参数（时钟相位 = 0、SPICLK = 输出、SPISIMO = 输出和 SPISOMI = 输入） #GUID-C70CFB1F-161A-495B-85B8-62E1C643D037/T4362547-236 #GUID-C70CFB1F-161A-495B-85B8-62E1C643D037/T4362547-237 #GUID-C70CFB1F-161A-495B-85B8-62E1C643D037/T4362547-238
- 7.10.3.2.3 SPI 控制器模式开关参数（时钟相位 = 1、SPICLK = 输出、SPISIMO = 输出和 SPISOMI = 输入） #GUID-F724BCC6-8F26-42C4-8723-451EDE9A36D3/T4362547-244 #GUID-F724BCC6-8F26-42C4-8723-451EDE9A36D3/T4362547-245 #GUID-F724BCC6-8F26-42C4-8723-451EDE9A36D3/T4362547-246
- 7.10.3.3 SPI 外设模式 I/O 时序
- 7.10.3.4 典型接口协议图（外设模式）
- 7.10.4 LVDS 接口配置
- 7.10.5 通用输入/输出
- 7.10.6 控制器局域网接口 (DCAN)
- 7.10.7 控制器局域网 - 灵活数据速率 (CAN-FD)
- 7.10.8 串行通信接口 (SCI)
- 7.10.9 内部集成电路接口 (I2C)
- 7.10.10 四线串行外设接口 (QSPI)
- 7.10.11 ETM 跟踪接口
- 7.10.12 数据修正模块 (DMM)
- 7.10.13 JTAG 接口
- 8 详细说明
- 9 监控和诊断
- 10应用、实施和布局
- 11器件和文档支持
- 12修订历史记录
- 13机械、封装和可订购信息
7.10.9.1 I2C 时序要求(1)
| 标准模式 | 快速模式 | 单位 | ||||
|---|---|---|---|---|---|---|
| 最小值 | 最大值 | 最小值 | 最大值 | |||
| tc(SCL) | 周期时间，SCL | 10 | 2.5 | μs | ||
| tsu(SCLH-SDAL) | 在 SDA 低电平之前 SCL 高电平的建立时间 （对于重复启动条件） | 4.7 | 0.6 | μs | ||
| th(SCLL-SDAL) | 在 SDA 低电平之后 SCL 低电平的保持时间 （对于启动或重复启动条件） | 4 | 0.6 | μs | ||
| tw(SCLL) | 脉冲持续时间，SCL 低电平 | 4.7 | 1.3 | μs | ||
| tw(SCLH) | 脉冲持续时间，SCL 高电平 | 4 | 0.6 | μs | ||
| tsu(SDA-SCLH) | 建立时间，在 SCL 高电平之前 SDA 有效 | 250 | 100 | μs | ||
| th(SCLL-SDA) | 保持时间，在 SCL 低电平之后 SDA 有效 | 0 | 3.45(1) | 0 | 0.9 | μs |
| tw(SDAH) | 脉冲持续时间，在停止和启动条件之间 SDA 高电平 | 4.7 | 1.3 | μs | ||
| tsu(SCLH-SDAH) | 在 SDA 高电平之前 SCL 高电平的建立时间 （对于停止条件） | 4 | 0.6 | μs | ||
| tw(SP) | 脉冲持续时间，尖峰（必须被抑制） | 0 | 50 | ns | ||
| Cb(2)(3) | 每个总线的容性负载 | 400 | 400 | pF | ||
(1) I2C 引脚 SDA 和 SCL 不具备失效防护 I/O 缓冲器。当该器件的电源关闭时，这些引脚有可能耗电。
(2) 仅当器件不延长 SCL 信号的低电平周期 (tw(SCLL)) 时，才必须满足 I2C 总线器件的最大 th(SDA-SCLL)。
(3) Cb = 以 pF 为单位的一条总线的总电容。如果与快速模式器件混合使用，可实现更快的下降时间。
图 7-13 I2C 时序图注：
- 一个器件必须在内部为 SDA 信号提供一个最少为 300ns 的保持时间（以 SCL 信号的 VIHmin 为基准）来连接 SCL 下降边沿的未定义区域。
- 仅当器件不延长 SCL 信号的低电平周期 (tw(SCLL)) 时，才必须满足最大 th(SDA-SCLL)。快速模式 I2C 总线器件可用于标准模式 I2C 总线系统，但必须满足 tsu(SDA-SCLH) ≥ 250ns 的要求。如果该器件不延长 SCL 信号的低电平周期，将自动成为该情况。如果器件确实延长了 SCL 信号的低电平周期，它必须将下一个数据位输出到 SDA 线路 tr 最大值 + tsu(SDA-SCLH)。