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ZHCSSF9 june 2023 CDCE6214Q1TM

PRODUCTION DATA

CDCE6214Q1TM 具有完全集成的锁相环 (PLL) 电路。在相位频率检测器中比较基准相位和内部反馈相位之间的误差。比较结果被馈送到连接至集成环路滤波器的电荷泵。环路滤波器产生的控制电压可调节内部压控振荡器 (VCO)。VCO 的频率通过反馈分频器（N 计数器）反馈回至 PFD。

整数和分数 N PLL 工作模式。
分数模式下的一阶、二阶或三阶 MASH 操作。
24 位分子和分母可用于生成频率精度为 0ppb 的分数频率。
PFD 的工作频率介于 1MHz 和 100MHz 之间。
活动锁定检测器（R7[0] 或 GPIO 中的 PLL_LOCK）提供 PLL 锁定状态（在分数模式下和 SSC 启用时，必须加宽锁定检测窗口。R50[10:8] = 7h）。此外，粘性位锁定检测 (R7[1]) 可检测是否存在任何暂时的锁定丢失。
集成可选环路滤波器元件。
对于 25MHz PFD 频率，可以实现介于 100kHz 和 1.6MHz 之间的 PFD 带宽，以优化 PLL 至输入基准。
压控振荡器 (VCO) 的范围为 2335MHz 至 2615MHz。
支持 0.25% 和 0.5% 中心和向下展频时钟 (SSC) 生成。此外，VCO 还支持 100MHz 时高达 0.5% 的 SSC 基准，用于 PCIe 时钟。

表 10-3 通用时钟发生器环路滤波器设置

f_VCO（以 MHz 为单位）	f_PFD（以 MHz 为单位）	带宽（以 MHz 为单位）	相位裕度（以 ° 为单位）	阻尼因子	I_CP（以 mA 为单位）	C_Pcap（以 pF 为单位）	R_Res（以 kΩ 为单位）	C_Zcap（以 pF 为单位）
2400	25	0.469	70	0.5	0.60	16.1	2.5	580
2400	50	0.938	70	2	0.60	8.2	2.5	276
2400	100	1.60	70	0.5	0.80	8.2	2.5	303
2457.6	61.44	1.04	70	1.15	0.60	9.2	2.0	331
2500	25	0.49	70	0.4	0.60	13.5	2.5	497
2500	50	0.93	70	1.0	0.60	11.7	2.5	386
2400	50	400	65	0.1	0.40	11.7	1.5	636

表 10-4 通用 PLL 分频器设置⁽¹⁾

输入频率（以 MHz 为单位）	f_PFD（以 MHz 为单位）	输出频率（以 MHz 为单位）	f_VCO	N 计数器分频器值	分子	分母	PSA	输出分频器
25	50	100	2400	48	不适用	不适用	4	6
25	25	100	2400	96	不适用	不适用	4	6
25	50	156.25	2500	50	不适用	不适用	4	4
25	25	25	2400	96	不适用	不适用	4	24
25	25	24.576	2457.6	98	5071614	16682942	4	25
25	25	148.5	2376	95	664983	16624579	4	4

1. 分数模式设置基于 0.1ppm 的 DCO 模式阶跃大小