ZHCSNV9B May   2023  – March 2024 DAC39RF10 , DAC39RFS10

PRODUCTION DATA  

  1.   1
  2. 特性
  3. 应用
  4. 说明
  5. 器件比较
  6. 引脚配置和功能
  7. 规格
    1. 6.1  绝对最大额定值
    2. 6.2  ESD 等级
    3. 6.3  建议运行条件
    4. 6.4  热性能信息
    5. 6.5  电气特征 - 直流规格
    6. 6.6  电气特性 - 交流规格
    7. 6.7  电气特性 - 功耗
    8. 6.8  时序要求
    9. 6.9  开关特性
    10. 6.10 SPI 和 FRI 时序图
    11. 6.11 典型特性:带宽和直流线性度
    12. 6.12 典型特性:单音光谱
    13. 6.13 典型特性:双音光谱
    14. 6.14 典型特性:噪声频谱密度
    15. 6.15 典型特性:线性度扫描
    16. 6.16 典型特性:调制波形
    17. 6.17 典型特性:相位和振幅噪声
    18. 6.18 典型特性:功率耗散和电源电流
  8. 详细说明
    1. 7.1 概述
    2. 7.2 功能方框图
    3. 7.3 特性说明
      1. 7.3.1 DAC 输出模式
        1. 7.3.1.1 NRZ 模式
        2. 7.3.1.2 RTZ 模式
        3. 7.3.1.3 射频模式
        4. 7.3.1.4 DES 模式
      2. 7.3.2 DAC 内核
        1. 7.3.2.1 DAC 输出结构
        2. 7.3.2.2 调整满量程电流
      3. 7.3.3 DEM 和抖动
      4. 7.3.4 偏移量调整
      5. 7.3.5 时钟子系统
        1. 7.3.5.1 SYSREF 频率要求
        2. 7.3.5.2 SYSREF 位置检测器和采样位置选择(SYSREF 窗口)
      6. 7.3.6 数字信号处理块
        1. 7.3.6.1 数字上变频器 (DUC)
          1. 7.3.6.1.1 内插滤波器
          2. 7.3.6.1.2 数控振荡器 (NCO)
            1. 7.3.6.1.2.1 相位连续 NCO 更新模式
            2. 7.3.6.1.2.2 相位同调 NCO 更新模式
            3. 7.3.6.1.2.3 相位同步 NCO 更新模式
            4. 7.3.6.1.2.4 NCO 同步
              1. 7.3.6.1.2.4.1 JESD204C LSB 同步
            5. 7.3.6.1.2.5 NCO 模式编程
          3. 7.3.6.1.3 混频器扩展
        2. 7.3.6.2 通道接合器
        3. 7.3.6.3 DES 内插器
      7. 7.3.7 JESD204C 接口
        1. 7.3.7.1  偏离 JESD204C 标准
        2. 7.3.7.2  传输层
        3. 7.3.7.3  扰频器和解码器
        4. 7.3.7.4  链路层
        5. 7.3.7.5  物理层
        6. 7.3.7.6  串行器/解串器 PLL 控制
        7. 7.3.7.7  串行器/解串器纵横制
        8. 7.3.7.8  多器件同步和确定性延迟
          1. 7.3.7.8.1 对 RBD 进行编程
        9. 7.3.7.9  在子类 0 系统中运行
        10. 7.3.7.10 链路复位
      8. 7.3.8 生成警报
    4. 7.4 器件功能模式
      1. 7.4.1 DUC 和 DDS 模式
      2. 7.4.2 JESD204C 接口模式
        1. 7.4.2.1 JESD204C 接口模式
        2. 7.4.2.2 JESD204C 格式图
          1. 7.4.2.2.1 16 位格式
          2. 7.4.2.2.2 12 位格式
          3. 7.4.2.2.3 8 位格式
      3. 7.4.3 NCO 同步延迟
      4. 7.4.4 数据路径延迟
    5. 7.5 编程
      1. 7.5.1 使用标准 SPI 接口
        1. 7.5.1.1 SCS
        2. 7.5.1.2 SCLK
        3. 7.5.1.3 SDI
        4. 7.5.1.4 SDO
        5. 7.5.1.5 串行接口协议
        6. 7.5.1.6 流模式
      2. 7.5.2 使用快速重新配置接口
      3. 7.5.3 SPI 寄存器映射
  9. 应用和实施
    1. 8.1 应用信息
      1. 8.1.1 DUC/旁路模式的启动过程
      2. 8.1.2 DDS 模式的启动过程
      3. 8.1.3 眼图扫描流程
      4. 8.1.4 前标/后标分析流程
      5. 8.1.5 了解双边采样模式
      6. 8.1.6 睡眠和禁用模式
    2. 8.2 典型应用
      1. 8.2.1 S 频带雷达发送器
        1. 8.2.1.1 系统原理图
        2. 8.2.1.2 设计要求
        3. 8.2.1.3 发送器详细设计过程
        4. 8.2.1.4 时钟子系统详细设计过程
          1. 8.2.1.4.1 示例 1:SWAP-C 优化
          2. 8.2.1.4.2 示例 2:通过外部 VCO 改善相位噪声 LMX2820
          3. 8.2.1.4.3 示例 3:分立式模拟 PLL,可实现出色的 DAC 性能
          4. 8.2.1.4.4 10GHz 时钟生成
        5. 8.2.1.5 应用曲线
    3. 8.3 电源相关建议
      1. 8.3.1 上电和断电时序
    4. 8.4 布局
      1. 8.4.1 布局指南和示例
  10. 器件和文档支持
    1. 9.1 接收文档更新通知
    2. 9.2 支持资源
    3. 9.3 商标
    4. 9.4 静电放电警告
    5. 9.5 术语表
  11. 10修订历史记录
  12. 11机械、封装和可订购信息

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息

多器件同步和确定性延迟

JESD204C 子类 1 概述了一种通过串行链路实现确定性延迟的方法。如果两个器件实现相同的确定性延迟,则可以将其视为同步。从系统启动到启动的这一延迟必须是确定性的。实现确定性延迟有两个关键要求。第一项要求是正确采集 SYSREF。SYSREF 将每个器件中的 LMFC 计数器复位,以用作已知的时序基准。

第二项要求是在接收器中选择适当的弹性缓冲器释放点。转换器器件是 JESD204C 链路中的接收器 (RX),逻辑器件是发送器 (TX)。弹性缓冲器是实现确定性延迟的关键块,通过在数据从发送器传输到接收器时吸收串行化数据传播延迟的变化来实现。适当的释放点是针对延迟变化提供足够裕度的释放点。要选择合适的释放点,需要了解弹性缓冲器中以 LMFC 边沿为基准的数据的平均到达时间以及所有器件的总预期延迟变化。利用此信息,可以定义 LMFC 周期内无效释放点的区域,该区域从所有通道的最小延迟一直延展到最大延迟。本质上,设计人员必须确保所有通道的数据在前一个释放点发生后、下一个释放点发生之前到达所有器件。另外,也可以通过实验找到无效区域 - 请参阅编程 RBD

图 7-54 提供了用于演示此要求的简化时序图。在此图中,显示了两个发送器(ADC 或逻辑器件)的数据。第二个发送器 (TX 2) 具有更长的布线距离 (tPCB),因此链路延迟比第一个发送器 (TX 1) 更长。首先,根据所有器件的数据到达时间,将 LMFC 周期的无效区域标记为关闭。然后,使用释放缓冲器延迟 (RBD) 参数设置释放点,将释放点从 LMFC 边缘移动适当数量的四位/八位位组步长,以便释放点发生在 LMFC 周期的有效区域内。在图 7-54 中,由于有效区域的每一侧都有足够的裕度,因此 LMFC 边沿 (RBD = 0) 是释放点的理想选择。

GUID-E829BE99-92BD-4505-A77F-1EE71A61637B-low.gif图 7-54 用于弹性缓冲器释放点选择的 LMFC 有效区域定义

TX 和 RX LMFC 未必需要进行相位对齐,但了解其相位对于正确选择弹性缓冲器释放点至关重要。此外,弹性缓冲器释放点在每个 LMFC 周期内发生,但缓冲器仅在所有通道均已到达时释放。因此,总链路延迟可能超过单个 LMFC 周期;请参阅 JESD204B 多器件同步:将要求进行分解 了解更多信息。