ZHCSTV1A November   2023  – March 2024 DAC39RF10EF , DAC39RFS10EF

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 器件比较
  6. 5 引脚配置和功能
  7. 6 规格
    1. 6.1  绝对最大额定值
    2. 6.2  ESD 等级
    3. 6.3  建议运行条件
    4. 6.4  热性能信息
    5. 6.5  电气特性 - 直流规格
    6. 6.6  电气特性 - 交流规格
    7. 6.7  电气特性 - 功耗
    8. 6.8  时序要求
    9. 6.9  开关特性
    10. 6.10 SPI 和 FRI 时序图
    11. 6.11 典型特性：单音光谱
    12. 6.12 典型特性：双音光谱
    13. 6.13 典型特性：功率耗散和电源电流
  8. 7 详细说明
    1. 7.1 概述
    2. 7.2 功能方框图
    3. 7.3 特性说明
      1. 7.3.1 DAC 输出模式
        1. 7.3.1.1 NRZ 模式
        2. 7.3.1.2 RTZ 模式
        3. 7.3.1.3 射频模式
        4. 7.3.1.4 DES 模式
      2. 7.3.2 DAC 内核
        1. 7.3.2.1 DAC 输出结构
        2. 7.3.2.2 调整满量程电流
      3. 7.3.3 DEM 和抖动
      4. 7.3.4 偏移量调整
      5. 7.3.5 时钟子系统
        1. 7.3.5.1 SYSREF 频率要求
        2. 7.3.5.2 SYSREF 位置检测器和采样位置选择（SYSREF 窗口）
      6. 7.3.6 数字信号处理块
        1. 7.3.6.1 数字上变频器 (DUC)
          1. 7.3.6.1.1 内插滤波器
          2. 7.3.6.1.2 数控振荡器 (NCO)
            1. 7.3.6.1.2.1 相位连续 NCO 更新模式
            2. 7.3.6.1.2.2 相位同调 NCO 更新模式
            3. 7.3.6.1.2.3 相位同步 NCO 更新模式
            4. 7.3.6.1.2.4 NCO 同步
              1. 7.3.6.1.2.4.1 JESD204C LSB 同步
            5. 7.3.6.1.2.5 NCO 模式编程
          3. 7.3.6.1.3 混频器扩展
        2. 7.3.6.2 通道接合器
        3. 7.3.6.3 DES 内插器
      7. 7.3.7 JESD204C 接口
        1. 7.3.7.1  偏离 JESD204C 标准
        2. 7.3.7.2  传输层
        3. 7.3.7.3  扰频器和解码器
        4. 7.3.7.4  链路层
        5. 7.3.7.5  物理层
        6. 7.3.7.6  串行器/解串器 PLL 控制
        7. 7.3.7.7  串行器/解串器纵横制
        8. 7.3.7.8  多器件同步和确定性延迟
          1. 7.3.7.8.1 对 RBD 进行编程
        9. 7.3.7.9  在子类 0 系统中运行
        10. 7.3.7.10 链路复位
      8. 7.3.8 生成警报
    4. 7.4 器件功能模式
      1. 7.4.1 DUC 和 DDS 模式
      2. 7.4.2 JESD204C 接口模式
        1. 7.4.2.1 JESD204C 接口模式
        2. 7.4.2.2 JESD204C 格式图
          1. 7.4.2.2.1 16 位格式
          2. 7.4.2.2.2 12 位格式
          3. 7.4.2.2.3 8 位格式
      3. 7.4.3 NCO 同步延迟
      4. 7.4.4 数据路径延迟
    5. 7.5 编程
      1. 7.5.1 使用标准 SPI 接口
        1. 7.5.1.1 SCS
        2. 7.5.1.2 SCLK
        3. 7.5.1.3 SDI
        4. 7.5.1.4 SDO
        5. 7.5.1.5 串行接口协议
        6. 7.5.1.6 流模式
      2. 7.5.2 使用快速重新配置接口
    6. 7.6 SPI 寄存器映射
  9. 8 应用和实施
    1. 8.1 应用信息
      1. 8.1.1 DUC/旁路模式的启动过程
      2. 8.1.2 DDS 模式的启动过程
      3. 8.1.3 了解双边采样模式
      4. 8.1.4 眼图扫描流程
      5. 8.1.5 前标/后标分析流程
      6. 8.1.6 睡眠和禁用模式
    2. 8.2 典型应用
      1. 8.2.1 S 频带雷达发送器
      2. 8.2.2 设计要求
      3. 8.2.3 发送器详细设计过程
        1. 8.2.3.1 时钟子系统详细设计过程
          1. 8.2.3.1.1 示例 1：SWAP-C 优化
          2. 8.2.3.1.2 示例 2：通过外部 VCO 改善相位噪声 LMX2820
          3. 8.2.3.1.3 示例 3：分立式模拟 PLL，可实现出色的 DAC 性能
          4. 8.2.3.1.4 10GHz 时钟生成
      4. 8.2.4 应用曲线
    3. 8.3 电源相关建议
      1. 8.3.1 上电和断电时序
    4. 8.4 布局
      1. 8.4.1 布局指南和示例
  10. 9 器件和文档支持
    1. 9.1 接收文档更新通知
    2. 9.2 支持资源
    3. 9.3 商标
    4. 9.4 静电放电警告
    5. 9.5 术语表
  11. 10修订历史记录
  12. 11机械、封装和可订购信息

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息

5 引脚配置和功能

GUID-20231017-SS0I-01SK-WNDR-THCNSJBT9JDF-low.png图 5-1 ACK 封装，间距为 1mm 的 256 焊球覆晶 BGA，顶视图
表 5-1 引脚功能
引脚 I/O 说明
名称 COORD
DAC 输出
DACOUTA- A13 O DAC 通道 A 模拟输出负极端子。输出电压必须符合 DAC 合规电压才能保持指定的性能。
DACOUTA+ A12 O DAC 通道 A 模拟输出正极端子。输出电压必须符合 DAC 合规电压才能保持指定的性能。
DACOUTB- T13 O DAC 通道 B 模拟输出负极端子。输出电压必须符合 DAC 合规电压才能保持指定的性能。在单通道器件中不可用。
DACOUTB+ T12 O DAC 通道 B 模拟输出正极端子。输出电压必须符合 DAC 合规电压才能保持指定的性能。在单通道器件中不可用。
差分时钟和 SYSREF 输入
CLK- E16 I 器件时钟输入负极端子。CLK+ 和 CLK- 之间有一个内部 100Ω 差分端接。该输入为自偏置输入，应与时钟源进行交流耦合。
CLK+ D16 I 器件时钟输入正极端子。CLK+ 和 CLK- 之间有一个内部 100Ω 差分端接。该输入为自偏置输入，应与时钟源进行交流耦合。
SYSREF- N16 I 差分 JESD204C SYSREF 输入负极端子。SYSREF+ 和 SYSREF– 之间有一个内部 100Ω 差分端接。
SYSREF+ M16 I 差分 JESD204C SYSREF 输入负极端子。SYSREF+ 和 SYSREF– 之间有一个内部 100Ω 差分端接。
串行器/解串器接口
0SRX- A7 I 串行器/解串器通道 0 负输入。包括封装中交流耦合串联电容器和到 0SRX+ 的 100Ω 内部端接。
0SRX+ A8 I 串行器/解串器通道 0 正输入。包括封装中交流耦合串联电容器和到 0SRX- 的 100Ω 内部端接。
1SRX- B7 I 串行器/解串器通道 1 负输入。包括封装中交流耦合串联电容器和到 1SRX+ 的 100Ω 内部端接。
1SRX+ B8 I 串行器/解串器通道 1 正输入。包括封装中交流耦合串联电容器和到 1SRX- 的 100Ω 内部端接。
2SRX- A4 I 串行器/解串器通道 2 负输入。包括封装中交流耦合串联电容器和到 2SRX+ 的 100Ω 内部端接。
2SRX+ A5 I 串行器/解串器通道 2 正输入。包括封装中交流耦合串联电容器和到 2SRX- 的 100Ω 内部端接。
3SRX- B4 I 串行器/解串器通道 3 负输入。包括封装中交流耦合串联电容器和到 3SRX+ 的 100Ω 内部端接。
3SRX+ B5 I 串行器/解串器通道 3 正输入。包括封装中交流耦合串联电容器和到 3SRX- 的 100Ω 内部端接。
4SRX- D1 I 串行器/解串器通道 4 负输入。包括封装中交流耦合串联电容器和到 4SRX+ 的 100Ω 内部端接。
4SRX+ C1 I 串行器/解串器通道 4 正输入。包括封装中交流耦合串联电容器和到 4SRX- 的 100Ω 内部端接。
5SRX- D2 I 串行器/解串器通道 5 负输入。包括封装中交流耦合串联电容器和到 5SRX+ 的 100Ω 内部端接。
5SRX+ C2 I 串行器/解串器通道 5 正输入。包括封装中交流耦合串联电容器和到 5SRX- 的 100Ω 内部端接。
6SRX- G1 I 串行器/解串器通道 6 负输入。包括封装中交流耦合串联电容器和到 6SRX+ 的 100Ω 内部端接。
6SRX+ F1 I 串行器/解串器通道 6 正输入。包括封装中交流耦合串联电容器和到 6SRX- 的 100Ω 内部端接。
7SRX- G2 I 串行器/解串器通道 7 负输入。包括封装中交流耦合串联电容器和到 7SRX+ 的 100Ω 内部端接。
7SRX+ F2 I 串行器/解串器通道 7 正输入。包括封装中交流耦合串联电容器和到 7SRX- 的 100Ω 内部端接。
8SRX- T8 I 串行器/解串器通道 8 负输入。包括封装中交流耦合串联电容器和到 8SRX+ 的 100Ω 内部端接。
8SRX+ T7 I 串行器/解串器通道 8 正输入。包括封装中交流耦合串联电容器和到 8SRX- 的 100Ω 内部端接。
9SRX- R8 I 串行器/解串器通道 9 负输入。包括封装中交流耦合串联电容器和到 9SRX+ 的 100Ω 内部端接。
9SRX+ R7 I 串行器/解串器通道 9 正输入。包括封装中交流耦合串联电容器和到 9SRX- 的 100Ω 内部端接。
10SRX- T5 I 串行器/解串器通道 10 负输入。包括封装中交流耦合串联电容器和到 10SRX+ 的 100Ω 内部端接。
10SRX+ T4 I 串行器/解串器通道 10 正输入。包括封装中交流耦合串联电容器和到 10SRX- 的 100Ω 内部端接。
11SRX- R5 I 串行器/解串器通道 11 负输入。包括封装中交流耦合串联电容器和到 11SRX+ 的 100Ω 内部端接。
11SRX+ R4 I 串行器/解串器通道 11 正输入。包括封装中交流耦合串联电容器和到 11SRX- 的 100Ω 内部端接。
12SRX- P1 I 串行器/解串器通道 12 负输入。包括封装中交流耦合串联电容器和到 12SRX+ 的 100Ω 内部端接。
12SRX+ N1 I 串行器/解串器通道 12 正输入。包括封装中交流耦合串联电容器和到 12SRX- 的 100Ω 内部端接。
13SRX- P2 I 串行器/解串器通道 13 负输入。包括封装中交流耦合串联电容器和到 13SRX+ 的 100Ω 内部端接。
13SRX+ N2 I 串行器/解串器通道 13 正输入。包括封装中交流耦合串联电容器和到 13SRX- 的 100Ω 内部端接。
14SRX- L1 I 串行器/解串器通道 14 负输入。包括封装中交流耦合串联电容器和到 14SRX+ 的 100Ω 内部端接。
14SRX+ K1 I 串行器/解串器通道 14 正输入。包括封装中交流耦合串联电容器和到 14SRX- 的 100Ω 内部端接。
15SRX- L2 I 串行器/解串器通道 15 负输入。包括封装中交流耦合串联电容器和到 15SRX+ 的 100Ω 内部端接。
15SRX+ K2 I 串行器/解串器通道 15 正输入。包括封装中交流耦合串联电容器和到 15SRX- 的 100Ω 内部端接。
GPIO 函数
ALARM H4 O 当检测到内部未屏蔽警报时，ALARM 引脚有效。报警屏蔽由 ALM_MASK 寄存器设置。
FRCLK F4 I 快速重新配置接口时钟。
FRCS G4 I 快速重新配置接口芯片选择。内部上拉。
FRDI0 E4 I 快速重新配置接口数据位 0。
FRDI1 E5 I 快速重新配置接口数据位 1。
FRDI2 F5 I 快速重新配置接口数据位 2。
FRDI3 G5 I 快速重新配置接口数据位 3。
RESET D6 I 器件复位输入，低电平有效。必须在加电后切换。内部上拉。
SCANEN E6 I

仅供 TI 使用，可以保持未连接状态。内部下拉电阻。
SCLK E8 I 串行编程接口 (SPI) 时钟输入。
SCS E7 I 串行编程接口 (SPI) 器件选择输入，低电平有效。内部上拉。
SDI D8 I

串行编程接口 (SPI) 数据输入。
SDO D7 O 串行编程接口 (SPI) 数据输出。不读取 SPI 数据时具有高阻抗。
SYNC J4 O JESD204C SYNC 输出，低电平有效。
TXEN0 D5 I

通道 A 高电平有效输入的发送使能。必须使用寄存器 USE_TX_EN0 启用此引脚。当传输被禁用时，DAC 输出被强制为中间码（二进制补码为 0x0000）。内部上拉。
TXEN1 D4 I

通道 B 高电平有效输入的发送使能。必须使用寄存器 USE_TX_EN1 启用此引脚。当传输被禁用时，DAC 输出被强制为中间码（二进制补码为 0x0000）。内部上拉。
模拟功能
ATEST N6 O 模拟测试引脚。可在不使用时保持断开。
EXTREF J15 I/O 基准电压输出或输入，由 EXTREF_EN 寄存器字段确定。如果使用内部基准，则应将焊球通过 0.1uF 连接至 AGND。
RBIAS- H16 O 满量程输出电流偏置由从该端子连接到 RBIAS+ 的电阻器设置。
RBIAS+ J16 O 满量程输出电流偏置由从该端子连接到 RBIAS- 的电阻器设置。
RTEST M5 O 仅供 TI 使用。连接至 AGND。
电源
VDDA18A G14 H14 I

DAC 通道 A 的电源电压为 1.8V。可与 VDDA18B 搭配使用，但可能会降低通道间抗串扰 (XTALK) 性能。
VDDA18B J14 K14 I DAC 通道 A 的电源电压为 1.8V。可与 VDDA18A 搭配使用，但可能会降低通道间抗串扰 (XTALK) 性能。
VDDCLK10 F11 H11 J11 L11 E12 M12 I 内部采样时钟分配路径的 1.0V 电源电压。该电源上的噪声或杂散可能会降低相位噪声性能。为了获得出色性能，建议将 VDDDIG 和 VDDA 分开。
VDDCLK18 H12 H13 I 时钟 (CLK+/-) 输入缓冲器的 1.8V 电源电压。该电源上的噪声或杂散可能会降低相位噪声性能。
VDDDIG F7 H7 J7 L7 N7 G8 K8 M8 I 数字块的 1.0V 电源电压。为了获得出色性能，建议将 VDDA 和 VDDCLK 分开。
VDDEA F8 F9 I 通道 A DAC 编码器的 1.0V 电源电压。为了获得出色性能，建议与 VDDDIG 分开。可以与 VDDEB 结合使用。
VDDEB L8 L9 I 通道 B DAC 编码器使用的 1.0V 电源电压。为了获得出色性能，建议与 VDDDIG 分开。可以与 VDDEA 结合使用。
VDDIO D9 E9 I CMOS 输入和输出端子使用的 1.8V 电源。
VDDLA F10 H10 I 通道 A 的 DAC 模拟锁存器采用 1.0V 电源，独立于 VDDLB 以实现更理想的通道间串扰 (XTALK)。必须与 VDDDIG 分开以获得出色性能。
VDDLB J10 L10 I 通道 B 的 DAC 模拟锁存器采用 1.0V 电源，独立于 VDDLA 以实现更理想的通道间串扰 (XTALK)。必须与 VDDDIG 分开以获得出色性能。
VDDR18 K4 L4 M4 N4 I 串行器/解串器接收器使用的 1.8V 电源电压。
VDDSYS18 J12 J13 I SYSREF (SYSREF+/-) 输入缓冲器使用的 1.8V 电源电压。当 SYSREF 在正常运行期间被禁用时，可与 VDDCLK18 组合使用。当 SYSREF 在工作期间持续运行时，该电源应与 VDDCLK18 分离，以避免噪声和杂散耦合并降低相位噪声性能。
VDDT C3 D3 F3 G3 K3 L3 N3 P3 C4 P4 C5 H5 J5 P5 G6 K6 M6 C7 P7 C8 P8 I 串行器/解串器终端使用的 1.0V 电源电压。
VEEAM18 C11 D11 C12 D12 C13 D13 I 通道 A 的 DAC 电流源偏置使用 –1.8V 电源电压。可与 VEEBM18 搭配使用，但可能会降低通道间抗串扰 (XTALK) 性能。
VEEBM18 N11 P11 N12 P12 N13 P13 I 通道 B 的 DAC 电流源偏置使用 –1.8V 电源电压。可与 VEEAM18 搭配使用，但可能会降低通道间抗串扰 (XTALK) 性能。
VQPS N9 P9 I 仅供 TI 使用。可在正常工作期间连接至 DGND。
接地
AGND A10 B10 C10 D10 N10 P10 R10 T10 A11 B11 R11 T11 B12 R12 B13 G13 K13 R13 A14 B14 C14 D14 N14 P14 R14 T14 G15 H15 K15 G16 K16 - 模拟接地。
DGND A1 B1 E1 H1 J1 M1 R1 T1 A2 B2 E2 H2 J2 M2 R2 T2 A3 B3 E3 H3 J3 M3 R3 T3 K5 L5 N5 A6 B6 C6 F6 H6 J6 L6 P6 R6 T6 G7 K7 M7 H8 J8 N8 A9 B9 C9 G9 H9 J9 K9 M9 R9 T9 - 数字接地。
VSSCLK E10 G10 K10 M10 E11 G11 K11 M11 F12 G12 K12 L12 E13 F13 L13 M13 E14 F14 L14 M14 A15 B15 C15 D15 E15 F15 L15 M15 N15 P15 R15 T15 A16 B16 C16 F16 L16 P16 R16 T16 - 时钟接地。
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