ZHCSIU5A October 2018 – December 2018 DAC43608 , DAC53608
PRODUCTION DATA.
- 1 特性
- 2 应用
- 3 说明
- 4 修订历史记录
- 5 器件比较表
- 6 引脚配置和功能
- 7 规格
- 8 详细 说明
- 9 应用和实现
- 10电源建议
- 11布局
- 12器件和文档支持
- 13机械、封装和可订购信息
7.9 时序要求：逻辑
所有输入信号的时间从 VIL 到 VDD 的 70%，1.8V ≤ VDD ≤ 5.5V，1.8V ≤ VREFIN ≤ VDD，–40°C ≤ TA ≤ +125°C，Vpull up = VDD (1.8V ≤ VDD ≤ 2.7V) 或 Vpull up = 2.7V 或 VDD (2.7V ≤ VDD ≤ 5.5V)| 最小值 | 标称值 | 最大值 | 单位 | ||
|---|---|---|---|---|---|
| tLDACAH | SCL 下降沿至 LDAC 上升沿，1.7V ≤ VDD ≤ 2.7V | 20 | ns | ||
| tLDACAH | SCL 下降沿至 LDAC 上升沿，2.7V < VDD ≤ 5.5V | 20 | ns | ||
| tLDACAL | LDAC 下降沿至 SCL 下降沿，1.7V ≤ VDD ≤ 5.5V | 10 | 时钟周期 | ||
| tLDACSH | SCL 下降沿至 LDAC 上升沿，1.7V ≤ VDD ≤ 2.7V | 80 | ns | ||
| tLDACSH | SCL 下降沿至 LDAC 上升沿，2.7V < VDD ≤ 5.5V | 50 | ns | ||
| tLDACSL | SCL 下降沿至 LDAC 下降沿，1.7V ≤ VDD ≤ 2.7V | 20 | ns | ||
| tLDACSL | SCL 下降沿至 LDAC 下降沿，2.7V < VDD ≤ 5.5V | 20 | ns | ||
| tLDACW | LDAC 低电平时间，1.7V ≤ VDD < 2.7V | 30 | ns | ||
| tLDACW | LDAC 低电平时间，2.7V ≤ VDD ≤ 5.5V | 60 | ns | ||
| tCLRW | CLR 低电平时间，1.7V ≤ VDD < 2.7V | 30 | ns | ||
| tCLRW | CLR 低电平时间，2.7V ≤ VDD ≤ 5.5V | 60 | ns | ||
Figure 1. 串行接口时序图