ZHCSU04 November 2023 DAC61401 , DAC81401
PRODUCTION DATA
| 引脚 | 类型 | 说明 | |
|---|---|---|---|
| 名称 | 编号 | ||
| AVDD | 5 | 电源 | 正电源 |
| AVSS | 3 | Power | 负电源 |
| CCOMP | 7 | 输入 | VOUT 的外部补偿电容器连接引脚。 添加外部电容器（470pF，典型值）可降低输出放大器的带宽，从而提高 VOUT 引脚上具有高容性负载（高达 1μF）时的稳定性，但这会增加建立时间。 |
| FAULT | 12 | 输出 | FAULT 引脚。开漏输出。需要外部 10kΩ 上拉电阻。当检测到 FAULT 条件时，引脚变为低电平（有效）。 |
| GND | 19 | 接地 | 数字和模拟地，连接至 0V |
| IOVDD | 17 | 电源 | IO 引脚电源 |
| NC | 4、6、8、18 | — | 必须保持未连接，引脚悬空 |
| SCLK | 14 | 输入 | 串行外设接口 (SPI) 的串行时钟输入。数据的传输速率可高达 50 MHz。施密特触发逻辑输入 |
| SDIN | 15 | 输入 | 串行数据输入。数据在串行时钟输入的下降沿传入寄存器中。施密特触发逻辑输入 |
| SDO | 13 | 输出 | 串行数据输出。数据在 FSDO 设置的 SCLK 上升沿或下降沿有效。 |
| SYNC | 16 | 输入 | SPI 总线片选输入（低电平有效）。除非 SYNC 为低电平，否则数据位不会在时钟沿进入串行移位寄存器。当 SYNC 为高电平时，SDO 处于高阻态 |
| VDD | 20 | 电源 | 数字和模拟电源 |
| VOUT | 9 | 输出 | DAC 电压输出引脚 |
| VREFGND | 2 | 输入 | 基准地，连接到 0V |
| VREFIO | 1 | 输入/输出 | 内部基准输出或外部基准输入。将一个 150nF 电容器接地。 |
| VSENSEN | 11 | 输入 | 连接到 0V |
| VSENSEP | 10 | 输入 | 用于正电压输出负载连接的检测输出引脚 |