当相位噪声性能至关重要时，分立式模拟 PLL (APLL) 可提供比集成示例低得多的相位噪声。代价是增加了 SWAP-C。图 8-9 展示了此类实现方案的方框图，该实现方案使用与之前讨论的 LMX2820 外部 VCO 示例相同的 Synergy Microwave 8GHz DRO。

图 8-9 分立式模拟 PLL

APLL 优先于先前的示例，可避免使用数字分频器和相位检测器，从而显著降低相位噪声。它使用基于无源二极管的倍频器和混频器，这些倍频器和混频器几乎不会产生附加相位噪声。与所有合成器一样，为了获得出色性能，需要一个具有非常好的近端相位噪声且低于 APLL 环路带宽的频率基准。

在这种情况下，选择 1GHz 基准来方便对采样率进行除法，它可作为 R&S SMA100B 射频信号发生器的输出，也可作为 Wenzel Associates 的独立单元。

如前所述，APLL 不使用数字分频器或相位检测器，这会显著降低相位噪声。相反，使用无源乘法器级将基准乘以输出频率（请参阅图 8-10）。无源混频器用作相位检测器，为低噪声运算放大器环路滤波器馈送信号。DRO 输出被分离，一个输出进入 DAC 时钟分配网络，另一个输出反馈回混频器的射频端口。

图 8-10 基准乘法器链

乘法器链使用低噪声放大器、无源二极管乘法器和带通滤波器。对于电路的这一部分，关键的是低于 PLL 环路带宽的近端相位噪声。并非所有放大器都表现出良好的近距离噪声，尤其是在接近压缩或进入压缩状态时。一般而言，异质双极晶体管 (HBT) 放大器具有低闪烁噪声，并在驱动进入压缩状态时运行良好。

选择了带通滤波器以去除仅被乘法器部分抑制的 F_IN 和 3 x F_IN/2 谐波。在一些实现中，驱动放大器可进行滤波，以防止谐波抑制性能下降。该信号链在实验中经过优化，但可在各级之间添加额外的衰减来管理反射和放大器工作条件。

在开环 DRO 相位噪声倍增基准噪声交叉位置附近设置环路滤波器带宽，并设置阻尼因子以实现平滑的衰减，从而更大限度地降低集成相位噪声。如果需要，可以使用可选的附加反馈电容器来加速滚降（C2 大致设置为 C1 的 1/10 至 1/100）。环路滤波器元件值在此设计中是通过实验确定的。

一些实现中需要一个启动电路来帮助环路获得锁定。在实践中，只需初始上电，回路就能拉入并锁定。