ZHCSX44 September   2024 DDS39RF12 , DDS39RFS12

PRODUCTION DATA  

  1.   1
  2. 特性
  3. 应用
  4. 说明
  5. 器件比较
  6. 引脚配置和功能
  7. 规格
    1. 6.1  绝对最大额定值
    2. 6.2  ESD 等级
    3. 6.3  建议运行条件
    4. 6.4  热性能信息
    5. 6.5  电气特性 - 直流规格
    6. 6.6  电气特性 - 交流规格
    7. 6.7  电气特性 - 功耗
    8. 6.8  时序要求
    9. 6.9  开关特性
    10. 6.10 SPI 和 FRI 时序图
    11. 6.11 典型特性:单音光谱
    12. 6.12 典型特性:双音光谱
    13. 6.13 典型特性:功率耗散和电源电流
  8. 详细说明
    1. 7.1 概述
    2. 7.2 功能方框图
    3. 7.3 特性说明
      1. 7.3.1 DAC 输出模式
        1. 7.3.1.1 NRZ 模式
        2. 7.3.1.2 RTZ 模式
        3. 7.3.1.3 射频模式
        4. 7.3.1.4 DES 模式
      2. 7.3.2 DAC 内核
        1. 7.3.2.1 DAC 输出结构
        2. 7.3.2.2 调整满量程电流
      3. 7.3.3 DEM 和抖动
      4. 7.3.4 偏移量调整
      5. 7.3.5 时钟子系统
        1. 7.3.5.1 SYSREF 频率要求
        2. 7.3.5.2 SYSREF 位置检测器和采样位置选择(SYSREF 窗口)
      6. 7.3.6 数字信号处理块
        1. 7.3.6.1 数字上变频器 (DUC)
          1. 7.3.6.1.1 内插滤波器
          2. 7.3.6.1.2 数控振荡器 (NCO)
            1. 7.3.6.1.2.1 相位连续 NCO 更新模式
            2. 7.3.6.1.2.2 相位同调 NCO 更新模式
            3. 7.3.6.1.2.3 相位同步 NCO 更新模式
            4. 7.3.6.1.2.4 NCO 同步
              1. 7.3.6.1.2.4.1 JESD204C LSB 同步
            5. 7.3.6.1.2.5 NCO 模式编程
          3. 7.3.6.1.3 混频器扩展
        2. 7.3.6.2 通道接合器
        3. 7.3.6.3 DES 内插器
      7. 7.3.7 JESD204C 接口
        1. 7.3.7.1  偏离 JESD204C 标准
        2. 7.3.7.2  传输层
        3. 7.3.7.3  扰频器和解码器
        4. 7.3.7.4  链路层
        5. 7.3.7.5  物理层
        6. 7.3.7.6  串行器/解串器 PLL 控制
        7. 7.3.7.7  串行器/解串器纵横制
        8. 7.3.7.8  多器件同步和确定性延迟
          1. 7.3.7.8.1 对 RBD 进行编程
        9. 7.3.7.9  在子类 0 系统中运行
        10. 7.3.7.10 链路复位
      8. 7.3.8 生成警报
    4. 7.4 器件功能模式
      1. 7.4.1 DUC 和 DDS 模式
      2. 7.4.2 JESD204C 接口模式
        1. 7.4.2.1 JESD204C 接口模式
        2. 7.4.2.2 JESD204C 格式图
          1. 7.4.2.2.1 16 位格式
      3. 7.4.3 NCO 同步延迟
      4. 7.4.4 数据路径延迟
    5. 7.5 编程
      1. 7.5.1 使用标准 SPI 接口
        1. 7.5.1.1 SCS
        2. 7.5.1.2 SCLK
        3. 7.5.1.3 SDI
        4. 7.5.1.4 SDO
        5. 7.5.1.5 串行接口协议
        6. 7.5.1.6 流模式
      2. 7.5.2 使用快速重新配置接口
      3. 7.5.3 SPI 寄存器映射
  9. 应用和实施
    1. 8.1 应用信息
      1. 8.1.1 DUC/旁路模式的启动过程
      2. 8.1.2 DDS 模式的启动过程
      3. 8.1.3 了解双边采样模式
      4. 8.1.4 眼图扫描流程
      5. 8.1.5 前标/后标分析流程
      6. 8.1.6 睡眠和禁用模式
    2. 8.2 典型应用
      1. 8.2.1 S 频带雷达发送器
      2. 8.2.2 设计要求
      3. 8.2.3 详细设计过程
      4. 8.2.4 时钟子系统详细设计过程
        1. 8.2.4.1 示例 1:SWAP-C 优化
        2. 8.2.4.2 示例 2:通过外部 VCO 改善相位噪声 LMX2820
        3. 8.2.4.3 示例 3:分立式模拟 PLL,可实现出色的 DAC 性能
        4. 8.2.4.4 10GHz 时钟生成
      5. 8.2.5 应用曲线
    3. 8.3 电源相关建议
      1. 8.3.1 上电和断电时序
    4. 8.4 布局
      1. 8.4.1 布局指南和示例
  10. 器件和文档支持
    1. 9.1 接收文档更新通知
    2. 9.2 支持资源
    3. 9.3 商标
    4. 9.4 静电放电警告
    5. 9.5 术语表
  11. 10修订历史记录
  12. 11机械、封装和可订购信息

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息

示例 1:SWAP-C 优化

出色的 SWAP-C 子系统利用了现代 PLL+VCO 器件(例如 LMX2820)提供的高度集成。图 8-7 展示了时钟子系统的方框图。外部基准时钟馈送 LMX2820 输入,然后用于在馈送至输出缓冲器之前锁定内部 PLL+VCO。构建环路滤波器并完成子系统只需外部无源器件。

DDS39RF12 DDS39RFS12 带内部 VCO 的 LMX2820图 8-7 带内部 VCO 的 LMX2820

LMX2820 是一款灵活的器件,可能很难配置,例如决定如何解密配置分频器、设置环路滤波器元件等。为了优化相位噪声,可以考虑一些高级指南。

首先,应尽可能始终以整数模式(而不是小数模式)运行 LMX2820。这意味着基准时钟和输出时钟之间的关系遵循以下一般形式:

方程式 5. FOUT = (FREF/NREF) x NDIV/NOUT

其中 NREF、NDIV 和 NOUT 分别是基准、反馈和输出分频器。FREF 是输入基准频率,FOUT 是用作 DAC 时钟的输出频率。如果找不到该比率,则必须使用小数模式,但这样会降低整体相位噪声。

其次,当相位检测器频率达到最大且反馈分频器达到最小时,可实现理想的带内相位噪声。LMX2820 的最大相位检测器频率为 400MHz,可选的基准倍频器可用于高达 200MHz 的基准输入。对于同一输出频率,相位检测器频率每加倍一次(同时将反馈分频器减半)都会使带内相位噪声降低 3dB。

对于 8GHz 输出,使用 400MHz 的最大相位检测器频率。设置 NREF = 1、NDIV = 20 且 NOUT = 1(分频器旁路)。如果带内噪声略有下降,可将输入设置为 200MHz,并使用基准倍频器。

第三,请注意,在带内噪声开始占主导地位之前,基准输入上的任何噪声都会影响近端相位噪声。带内噪声是 PLL 噪声(相位检测器、电荷泵和分频器)和 VCO 噪声的组合,而宽带噪声受输出缓冲器的本底噪声的限制。近端噪声受器件闪烁的限制,该闪烁与相位检测器频率无关,并随输出频率缩放 20 x LOGbase10

最后,在高于 11GHz 的频率下运行 LMX2820 时,必须使用集成输出倍频器,这会产生次谐波(即输出频率除以 2),从而可能需要使用高通或带通滤波器进行外部滤波(具体取决于系统要求)。通过窄带通滤波器跟踪 LMX2820 输出也可用于抑制宽带噪声。

TI 提供 PLLatinumSim 软件来设计外部环路滤波器无源值。