ZHCSX44 September   2024 DDS39RF12 , DDS39RFS12

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 器件比较
  6. 5 引脚配置和功能
  7. 6 规格
    1. 6.1  绝对最大额定值
    2. 6.2  ESD 等级
    3. 6.3  建议运行条件
    4. 6.4  热性能信息
    5. 6.5  电气特性 - 直流规格
    6. 6.6  电气特性 - 交流规格
    7. 6.7  电气特性 - 功耗
    8. 6.8  时序要求
    9. 6.9  开关特性
    10. 6.10 SPI 和 FRI 时序图
    11. 6.11 典型特性：单音光谱
    12. 6.12 典型特性：双音光谱
    13. 6.13 典型特性：功率耗散和电源电流
  8. 7 详细说明
    1. 7.1 概述
    2. 7.2 功能方框图
    3. 7.3 特性说明
      1. 7.3.1 DAC 输出模式
        1. 7.3.1.1 NRZ 模式
        2. 7.3.1.2 RTZ 模式
        3. 7.3.1.3 射频模式
        4. 7.3.1.4 DES 模式
      2. 7.3.2 DAC 内核
        1. 7.3.2.1 DAC 输出结构
        2. 7.3.2.2 调整满量程电流
      3. 7.3.3 DEM 和抖动
      4. 7.3.4 偏移量调整
      5. 7.3.5 时钟子系统
        1. 7.3.5.1 SYSREF 频率要求
        2. 7.3.5.2 SYSREF 位置检测器和采样位置选择（SYSREF 窗口）
      6. 7.3.6 数字信号处理块
        1. 7.3.6.1 数字上变频器 (DUC)
          1. 7.3.6.1.1 内插滤波器
          2. 7.3.6.1.2 数控振荡器 (NCO)
            1. 7.3.6.1.2.1 相位连续 NCO 更新模式
            2. 7.3.6.1.2.2 相位同调 NCO 更新模式
            3. 7.3.6.1.2.3 相位同步 NCO 更新模式
            4. 7.3.6.1.2.4 NCO 同步
              1. 7.3.6.1.2.4.1 JESD204C LSB 同步
            5. 7.3.6.1.2.5 NCO 模式编程
          3. 7.3.6.1.3 混频器扩展
        2. 7.3.6.2 通道接合器
        3. 7.3.6.3 DES 内插器
      7. 7.3.7 JESD204C 接口
        1. 7.3.7.1  偏离 JESD204C 标准
        2. 7.3.7.2  传输层
        3. 7.3.7.3  扰频器和解码器
        4. 7.3.7.4  链路层
        5. 7.3.7.5  物理层
        6. 7.3.7.6  串行器/解串器 PLL 控制
        7. 7.3.7.7  串行器/解串器纵横制
        8. 7.3.7.8  多器件同步和确定性延迟
          1. 7.3.7.8.1 对 RBD 进行编程
        9. 7.3.7.9  在子类 0 系统中运行
        10. 7.3.7.10 链路复位
      8. 7.3.8 生成警报
    4. 7.4 器件功能模式
      1. 7.4.1 DUC 和 DDS 模式
      2. 7.4.2 JESD204C 接口模式
        1. 7.4.2.1 JESD204C 接口模式
        2. 7.4.2.2 JESD204C 格式图
          1. 7.4.2.2.1 16 位格式
      3. 7.4.3 NCO 同步延迟
      4. 7.4.4 数据路径延迟
    5. 7.5 编程
      1. 7.5.1 使用标准 SPI 接口
        1. 7.5.1.1 SCS
        2. 7.5.1.2 SCLK
        3. 7.5.1.3 SDI
        4. 7.5.1.4 SDO
        5. 7.5.1.5 串行接口协议
        6. 7.5.1.6 流模式
      2. 7.5.2 使用快速重新配置接口
      3. 7.5.3 SPI 寄存器映射
  9. 8 应用和实施
    1. 8.1 应用信息
      1. 8.1.1 DUC/旁路模式的启动过程
      2. 8.1.2 DDS 模式的启动过程
      3. 8.1.3 了解双边采样模式
      4. 8.1.4 眼图扫描流程
      5. 8.1.5 前标/后标分析流程
      6. 8.1.6 睡眠和禁用模式
    2. 8.2 典型应用
      1. 8.2.1 S 频带雷达发送器
      2. 8.2.2 设计要求
      3. 8.2.3 详细设计过程
      4. 8.2.4 时钟子系统详细设计过程
        1. 8.2.4.1 示例 1：SWAP-C 优化
        2. 8.2.4.2 示例 2：通过外部 VCO 改善相位噪声 LMX2820
        3. 8.2.4.3 示例 3：分立式模拟 PLL，可实现出色的 DAC 性能
        4. 8.2.4.4 10GHz 时钟生成
      5. 8.2.5 应用曲线
    3. 8.3 电源相关建议
      1. 8.3.1 上电和断电时序
    4. 8.4 布局
      1. 8.4.1 布局指南和示例
  10. 9 器件和文档支持
    1. 9.1 接收文档更新通知
    2. 9.2 支持资源
    3. 9.3 商标
    4. 9.4 静电放电警告
    5. 9.5 术语表
  11. 10修订历史记录
  12. 11机械、封装和可订购信息

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息

7.3.7 JESD204C 接口

该器件使用 JESD204C 高速串行接口将数据从逻辑器件传输到接收 DAC。器件串行通道能够以 8b/10b 编码和 64b/66b 编码运行。使用 8b/10b 编码的 JESD204C 格式向后兼容现有的 JESD204B 接收器。最多可使用 2 个信道来降低与速度受限逻辑器件连接时的信道速率。8b/10b 和 64b/66b 编码之间存在一些差异，本节将重点介绍这些差异。图 7-50 展示了 8b/10b 编码 JESD204C 接口的简化方框图，图 7-51 展示了 64b/66b 编码 JESD204C 接口的简化方框图。

DDS39RF12 DDS39RFS12 具有 8b/10b 编码的简化 JESD204C 接口图图 7-50 具有 8b/10b 编码的简化 JESD204C 接口图
DDS39RF12 DDS39RFS12 具有 64b/66b 编码的简化 JESD204C 接口图图 7-51 具有 64b/66b 编码的简化 JESD204C 接口图

该器件并不支持 JESD204C 的所有可选特性。表 7-15 中提供了支持的特性和不支持的特性的列表

表 7-15 支持的 JESD204C 特性声明
字母标识符特性器件是否支持？
a8b/10b 链路层是
b64b/66b 链路层是
c64b/80b 链路层否
d使用 64b/66b 或 64b/80b 链路层时的命令通道否
e使用 64b/66b 或 64b/80b 链路层时的正向纠错 (FEC)否
f使用 64b/66b 或 64b/80b 链路层时的 CRC3否
g使用 8b/10b 链路层时的物理 SYNC 引脚是
h子类 0是
i子类 1是
j子类 2否
k单个链路中的通道对齐是
l子类 1，通过 MULTIREF 信号支持多点链路上的通道对齐否
mSYNC 接口时序与 JESD204A 兼容是
nSYNC 接口时序与 JESD204B 兼容是

表 7-16 中简要总结了 JESD204C 接口中使用的各种信号以及相关器件引脚名称以供参考。

表 7-16 JESD204C 信号总结
信号名称器件引脚名称说明
数据6SRX±、14SRX±8b/10b 或 64b/66b 编码后的高速串行化数据，该数据由串行器/解串器接收器接收。
SYNCSYNC链路初始化信号（握手），切换为低电平以启动代码组同步 (CGS) 过程。不用于 64B/66B 编码模式。
器件时钟CLK+、CLK-DAC 采样时钟，也用于为数字逻辑和串行器/解串器接收器计时。
SYSREFSYSREF+、SYSREF–用于确定性复位每个 JESD204C 器件中的内部本地多帧时钟 (LMFC) 或本地扩展多块时钟 (LEMC) 计数器的系统计时参考
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