ZHCSCU2E February   2014  – November 2020 DLPC3433 , DLPC3438

PRODUCTION DATA  

  1. 1 特性
  2. 2 应用
  3. 3 说明
  4. 4 Revision History
  5. 5 Pin Configuration and Functions
    1. 5.1 Test Pins and General Control
    2. 5.2 Parallel Port Input
    3. 5.3 DSI Input Data and Clock
    4. 5.4 DMD Reset and Bias Control
    5. 5.5 DMD Sub-LVDS Interface
    6. 5.6 Peripheral Interface
    7. 5.7 GPIO Peripheral Interface
    8. 5.8 Clock and PLL Support
    9. 5.9 Power and Ground
  6. 6 Specifications
    1. 6.1  Absolute Maximum Ratings
    2. 6.2  ESD Ratings
    3. 6.3  Recommended Operating Conditions
    4. 6.4  Thermal Information
    5. 6.5  Power Electrical Characteristics
    6. 6.6  Pin Electrical Characteristics
    7. 6.7  Internal Pullup and Pulldown Electrical Characteristics
    8. 6.8  DMD Sub-LVDS Interface Electrical Characteristics
    9. 6.9  DMD Low-Speed Interface Electrical Characteristics
    10. 6.10 System Oscillator Timing Requirements
    11. 6.11 Power Supply and Reset Timing Requirements
    12. 6.12 Parallel Interface Frame Timing Requirements
    13. 6.13 Parallel Interface General Timing Requirements
    14. 6.14 BT656 Interface General Timing Requirements
    15. 6.15 DSI Host Timing Requirements
    16. 6.16 Flash Interface Timing Requirements
    17. 6.17 Other Timing Requirements
    18. 6.18 DMD Sub-LVDS Interface Switching Characteristics
    19. 6.19 DMD Parking Switching Characteristics
    20. 6.20 Chipset Component Usage Specification
  7. 7 Detailed Description
    1. 7.1 Overview
    2. 7.2 Functional Block Diagram
    3. 7.3 Feature Description
      1. 7.3.1 Input Source Requirements
        1. 7.3.1.1 Supported Resolution and Frame Rates
        2. 7.3.1.2 3D Display
        3. 7.3.1.3 Parallel Interface
          1. 7.3.1.3.1 PDATA Bus – Parallel Interface Bit Mapping Modes
        4. 7.3.1.4 DSI Interface
      2. 7.3.2 Device Startup
      3. 7.3.3 SPI Flash
        1. 7.3.3.1 SPI Flash Interface
        2. 7.3.3.2 SPI Flash Programming
      4. 7.3.4 I2C Interface
      5. 7.3.5 Content Adaptive Illumination Control (CAIC)
      6. 7.3.6 Local Area Brightness Boost (LABB)
      7. 7.3.7 3D Glasses Operation
      8. 7.3.8 Test Point Support
      9. 7.3.9 DMD Interface
        1. 7.3.9.1 Sub-LVDS (HS) Interface
    4. 7.4 Device Functional Modes
    5. 7.5 Programming
  8. 8 Application and Implementation
    1. 8.1 Application Information
    2. 8.2 Typical Application
      1. 8.2.1 Design Requirements
      2. 8.2.2 Detailed Design Procedure
      3. 8.2.3 Application Curve
  9. 9 Power Supply Recommendations
    1. 9.1 PLL Design Considerations
    2. 9.2 System Power-Up and Power-Down Sequence
    3. 9.3 Power-Up Initialization Sequence
    4. 9.4 DMD Fast Park Control (PARKZ)
    5. 9.5 Hot Plug I/O Usage
  10. 10Layout
    1. 10.1 Layout Guidelines
      1. 10.1.1  PLL Power Layout
      2. 10.1.2  Reference Clock Layout
        1. 10.1.2.1 Recommended Crystal Oscillator Configuration
      3. 10.1.3  DSI Interface Layout
      4. 10.1.4  Unused Pins
      5. 10.1.5  DMD Control and Sub-LVDS Signals
      6. 10.1.6  Layer Changes
      7. 10.1.7  Stubs
      8. 10.1.8  Terminations
      9. 10.1.9  Routing Vias
      10. 10.1.10 Thermal Considerations
    2. 10.2 Layout Example
  11. 11Device and Documentation Support
    1. 11.1 Device Support
      1. 11.1.1 第三方米6体育平台手机版_好二三四免责声明
      2. 11.1.2 Device Nomenclature
        1. 11.1.2.1 Device Markings
        2. 11.1.2.2 Video Timing Parameter Definitions
    2. 11.2 Documentation Support
      1. 11.2.1 Related Documentation
      2. 11.2.2 Related Links
    3. 11.3 接收文档更新通知
    4. 11.4 支持资源
    5. 11.5 Trademarks
    6. 11.6 静电放电警告
    7. 11.7 术语表
  12. 12Mechanical, Packaging, and Orderable Information
    1. 12.1 Package Option Addendum
      1. 12.1.1 Packaging Information

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)

10.1.5 DMD Control and Sub-LVDS Signals

Table 10-4 最大引脚对引脚 PCB 互连建议
DMD 总线信号(1)(2)信号互连拓扑单位
单板信号布线长度多板信号布线长度
DMD_HS_CLK_P
DMD_HS_CLK_N		6.0
(152.4)		请参阅 (3)in
(mm)
DMD_HS_WDATA_A_P
DMD_HS_WDATA_A_N		6.0
(152.4)		请参阅 (3)in
(mm)
DMD_HS_WDATA_B_P
DMD_HS_WDATA_B_N
DMD_HS_WDATA_C_P
DMD_HS_WDATA_C_N
DMD_HS_WDATA_D_P
DMD_HS_WDATA_D_N
DMD_HS_WDATA_E_P
DMD_HS_WDATA_E_N
DMD_HS_WDATA_F_P
DMD_HS_WDATA_F_N
DMD_HS_WDATA_G_P
DMD_HS_WDATA_G_N
DMD_HS_WDATA_H_P
DMD_HS_WDATA_H_N
DMD_LS_CLK6.5
(165.1)		请参阅 (3)in
(mm)
DMD_LS_WDATA6.5
(165.1)		请参阅 (3)in
(mm)
DMD_LS_RDATA6.5
(165.1)		请参阅 (3)in
(mm)
DMD_DEN_ARSTZ7.0
(177.8)		请参阅 (3)in
(mm)
(1) 最大信号布线长度将迂回布线计算进来。
(2) 由于连接器的影响，多板 DMD 布线长度存在更严格的限制。
(3) 由于 PCB 之间存在差异，因此无法定义这些建议。任何电路板设计都应使用控制器 IBIS 模型（可在控制器网页的工具与软件 选项卡中找到）进行 SPICE 仿真，确保布线长度不会违反信号要求。
Table 10-5 高速 PCB 信号布线匹配要求
信号组长度匹配(1)(2)(3)
接口 信号组 基准信号 最大失配(4) 单位
DMD(5) DMD_HS_WDATA_A_P
DMD_HS_WDATA_A_N		 DMD_HS_CLK_P
DMD_HS_CLK_N		 ±1.0
(±25.4)		 in
(mm)
DMD_HS_WDATA_B_P
DMD_HS_WDATA_B_N
DMD_HS_WDATA_C_P
DMD_HS_WDATA_C_N
DMD_HS_WDATA_D_P
DMD_HS_WDATA_D_N
DMD_HS_WDATA_E_P
DMD_HS_WDATA_E_N
DMD_HS_WDATA_F_P
DMD_HS_WDATA_F_N
DMD_HS_WDATA_G_P
DMD_HS_WDATA_G_N
DMD_HS_WDATA_H_P
DMD_HS_WDATA_H_N
DMD DMD_HS_WDATA_x_P DMD_HS_WDATA_x_N ±0.025
(±0.635)		 in
(mm)
DMD DMD_HS_CLK_P DMD_HS_CLK_N ±0.025
(±0.635)		 in
(mm)
DMD DMD_LS_WDATA
DMD_LS_RDATA		 DMD_LS_CLK ±0.2
(±5.08)		 in
(mm)
DMD DMD_DEN_ARSTZ 不适用 不适用 in
(mm)
(1) 长度匹配值仅适用于 PCB 布线长度。无需额外考虑与 DLPC34xx 控制器或 DMD 相关的内部封装布线失配。
(2) 对 DMD HS 数据线进行训练。这就是为什么定义的匹配要求相较于 LS 数据线而言略显宽松。
(3) DMD LS 信号为单端信号。
(4) 信号组的失配变化始终与基准信号相关。
(5) DMD HS 数据线是差分数据线，因此这些规格是成对的。
Table 10-6 信号要求
参数 基准 要求
源串联端接 DMD_LS_WDATA 必需
DMD_LS_CLK 必需
DMD_DEN_ARSTZ 可接受
DMD_LS_RDATA 必需
DMD_HS_WDATA_x_y 不可接受
DMD_HS_CLK_y 不可接受
终点端接 DMD_LS_WDATA 不可接受
DMD_LS_CLK 不可接受
DMD_DEN_ARSTZ 不可接受
DMD_LS_RDATA 不可接受
DMD_HS_WDATA_x_y 不可接受
DMD_HS_CLK_y 不可接受
PCB 阻抗 DMD_LS_WDATA 68Ω ±10%
DMD_LS_CLK 68Ω ±10%
DMD_DEN_ARSTZ 68Ω ±10%
DMD_LS_RDATA 68Ω ±10%
DMD_HS_WDATA_x_y 100Ω ±10%
DMD_HS_CLK_y 100Ω ±10%
信号类型 DMD_LS_WDATA 以 DMD_LS_DCLK 为基准的 SDR（单一数据速率）
DMD_LS_CLK 以 DMD_LS_DCLK 为基准的 SDR
DMD_DEN_ARSTZ SDR
DMD_LS_RDATA 以 DMD_LS_DLCK 为基准的 SDR
DMD_HS_WDATA_x_y sub-LVDS
DMD_HS_CLK_y sub-LVDS
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