ZHCSVQ6 April 2024 DLPC7530
PRODUCTION DATA
- 1
- 1 特性
- 2 应用
- 3 说明
- 4 引脚配置和功能
-
5 规格
- 5.1 绝对最大额定值
- 5.2 ESD 等级
- 5.3 建议运行条件
- 5.4 热性能信息
- 5.5 电源电气特性
- 5.6 引脚电气特性
- 5.7 DMD HSSI 电气特性
- 5.8 DMD 低速 LVDS 电气特性
- 5.9 V-by-One 接口电气特性
- 5.10 FPD-Link LVDS 电气特性
- 5.11 USB 电气特性
- 5.12 系统振荡器时序要求
- 5.13 电源和复位时序要求
- 5.14 DMD HSSI 时序要求
- 5.15 DMD 低速 LVDS 时序要求
- 5.16 V-by-One 接口一般时序要求
- 5.17 FPD-Link 接口一般时序要求
- 5.18 并行接口一般时序要求
- 5.19 源帧时序要求
- 5.20 同步串行端口接口时序要求
- 5.21 控制器和目标 I2C 接口时序要求
- 5.22 可编程输出时钟时序要求
- 5.23 JTAG 边界扫描接口时序要求（仅限调试）
- 5.24 JTAG ARM 多 ICE 接口时序要求（仅限调试）
- 5.25 多跟踪 ETM 接口时序要求
- 6 详细说明
- 7 应用和实施
- 8 电源相关建议
- 9 布局
- 10器件和文档支持
- 11修订历史记录
- 12机械、封装和可订购信息
6.3.7 程序存储器闪存接口
DLPC7530 提供了三个外部程序存储器芯片选择，供器件访问程序存储器接口。表 6-20 中详细介绍了这些信息。
表 6-20 程序存储器接口芯片选择
| 芯片选择名称 | 芯片选择使用 | 数据总线宽度 | 访问时间 | 支持的最大大小(1) |
|---|---|---|---|---|
| PM_CSZ_0 | 仅引导闪存 - 必需(2) | 16 位 | < = 120ns | 256Mb |
| PM_CSZ_1 | 附加外围器件 （或附加闪存）- 可选 | 16 位 | < = 120ns | 256Mb |
| PM_CSZ_2 | 附加外围器件可选 | 16 位 | < = 120ns | 256Mb |
(1) 使用 GPIO_47 作为额外地址位
(2) 支持的引导闪存类型是标准 NOR 并行闪存，单组或多组。
闪存访问时序可通过多达 31 个等待状态进行软件编程。表 6-21 和图 6-6 中提供了关于读写等待状态时序的其他信息。
表 6-21 程序存储器等待状态时序
| 参数 | 等式 (1) |
|---|---|
| TWSR：等待状态分辨率 | 6ns |
| 读取等待状态 （每次 CSZ 读取访问的读取等待状态数） | ROUNDUP(MAX(TACC, TCE,TOE)/TWSR-N) (2)(3) |
| TCS 和 TAS 的写入等待状态 （从 CS/地址激活到 WRZ 置位所需的时间） | ROUNDUP(MAX(TCS+5ns, TAS+5ns)/TWSR-N) (2) |
| TWP 和 TDS 的写入等待状态 （从 WEZ 置位到 WEZ 取消置位所需的时间） | ROUNDUP(MAX(TWP+5ns, TDS+5ns)/TWSR-N) (2) |
| TCH 和 TDH 的写入等待状态 （从 CS/地址激活到 WRZ 置位所需的时间） | ROUNDUP(MAX(TCH+5ns, TDH+5ns)/TWSR-N) (2) |
(1)
- TACC：读取访问时间（ADDR 到数据有效）–（地址有效到数据有效）
- TCE：读取访问时间（CSZ 至数据有效）–（芯片选择有效至数据有效）
- TOE：读取访问时间（OEZ 至数据有效）–（输出使能有效至数据有效）
- TCS：CSZ 建立时间（写入）–（片选在 negedge(WEZ) 之前有效）
- TCS：地址建立时间（写入）–（地址在 negedge(WEZ) 之前有效）
- TAS：地址建立时间（写入）–（地址在 negedge(WEZ) 之前有效）
- TWP：写入脉冲宽度（写入）–（WEZ 低电平有效时间）
- TDS：数据建立时间（写入）–（DATA 在 posedge(WEZ) 之前有效）
- TCH：CSZ 保持时间（写入）–（CSZ 在 posedge(WEZ) 之后保持有效）
- TDH：数据保持时间（写入）–（DATA 在 posedge(WEZ) 之后保持有效）
(2) 至少需要 1 个等待状态
(3) 假设最大单向布线长度为 90mm（3.5 英寸）
图 6-6 程序存储器接口时序图