ZHCSVQ6 April 2024 DLPC7530
PRODUCTION DATA
- 1
- 1 特性
- 2 应用
- 3 说明
- 4 引脚配置和功能
-
5 规格
- 5.1 绝对最大额定值
- 5.2 ESD 等级
- 5.3 建议运行条件
- 5.4 热性能信息
- 5.5 电源电气特性
- 5.6 引脚电气特性
- 5.7 DMD HSSI 电气特性
- 5.8 DMD 低速 LVDS 电气特性
- 5.9 V-by-One 接口电气特性
- 5.10 FPD-Link LVDS 电气特性
- 5.11 USB 电气特性
- 5.12 系统振荡器时序要求
- 5.13 电源和复位时序要求
- 5.14 DMD HSSI 时序要求
- 5.15 DMD 低速 LVDS 时序要求
- 5.16 V-by-One 接口一般时序要求
- 5.17 FPD-Link 接口一般时序要求
- 5.18 并行接口一般时序要求
- 5.19 源帧时序要求
- 5.20 同步串行端口接口时序要求
- 5.21 控制器和目标 I2C 接口时序要求
- 5.22 可编程输出时钟时序要求
- 5.23 JTAG 边界扫描接口时序要求（仅限调试）
- 5.24 JTAG ARM 多 ICE 接口时序要求（仅限调试）
- 5.25 多跟踪 ETM 接口时序要求
- 6 详细说明
- 7 应用和实施
- 8 电源相关建议
- 9 布局
- 10器件和文档支持
- 11修订历史记录
- 12机械、封装和可订购信息
5.17 FPD-Link 接口一般时序要求
| 参数 | 最小值 | 最大值 | 单位 | ||
|---|---|---|---|---|---|
| ƒclock | 时钟频率、FPDA_CLK_P/N、FPDB_CLK_P/N | 20.0（1 端口） 10（1 个具有像素重复功能的端口）(1) |
330 （每个端口 165） |
MHz | |
| tclock | 时钟周期、FPDA_CLK_P/N、FPDB_CLK_P/N | 3.03 （每个端口 6.06） |
50（1 端口） 100（1 个具有像素重复功能的端口）(1) |
ns | |
| tRBIT | 单位间隔（图 5-14） | 0.865（每个端口） | 7.143（1 端口） | ns | |
| tskew_ports | 同一控制器上的端口之间和不同控制器上的端口之间的时钟到时钟偏斜裕度 | 1 | 时钟 | ||
| tA | 时钟和数据之间的抖动裕度和偏斜裕度（在同一端口上）（图 5-15） | ƒclock ≤ 90MHz | 0.25 | UI | |
| ƒclock > 90MHz | 0.23 | UI | |||
| tB | 上升/下降时间（图 5-15） | ƒclock ≤ 90MHz | 333 | ps | |
| ƒclock > 90MHz | 200 | ps | |||
| tEYE | 差分数据眼图（图 5-15） | ƒclock ≤ 90MHz | 0.50 | UI | |
| ƒclock > 90MHz | 0.54 | UI | |||
(1) 像素重复方法用于支持较低时钟速率源，即以两倍的原始时钟速率来获得源，每个数据像素重复一次，消隐时间翻一倍。像素加倍和双消隐都必须在 DLPC7530 外部完成。DLPC7530 会丢弃每个重复数据像素和消隐时钟。该器件仅在使用一个端口时支持 像素重复。
图 5-14 FPD-Link 数据偏斜
图 5-15 FPD-Link 时序