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ZHCSVQ6 April 2024 DLPC7530

PRODUCTION DATA

5.18 并行接口一般时序要求

参数			最小值	最大值	单位
ƒ_clock	时钟频率，PCLK		12⁽¹⁾	165	MHz
t_clock	时钟周期，PCLK	50% 参考点	6.015	83.33⁽¹⁾	ns
t_w(H)	脉冲低电平持续时间，PCLK	50% 参考点	2.3		ns
t_w(L)	脉冲持续时间高电平，PCLK	50% 参考点	2.3		ns
t_s	建立时间 – 在 PCLK 有效边沿之前 HSYNC、DATEN、PDATA_x 有效⁽²⁾	50% 参考点	0.8		ns
t_h	保持时间 – 在 PCLK 有效边沿之后 HSYNC、DATEN、PDATA_x 有效⁽²⁾	50% 参考点	0.8		ns
t_t	‌转换时间（t_r 和 t_f）– PCLK	20% 至 80% 参考点	0.6	2.0	ns
t_t	转换时间（t_r 和 t_f）– 此端口上的所有其他信号	20% 至 80% 参考点	0.6	3.0	ns
t_t	转换时间（t_r 和 t_f）– ALF_HSYNC、ALF_VSYNC、ALF_CSYNC⁽³⁾	20% 至 80% 参考点	0.6	3.0	ns
t_clkjit	时钟抖动，PCLK	在最大 f_clock 下		请参阅⁽⁴⁾。	ps

(1) 预计最小时钟速率会下降到大约 2.75MHz，但这尚未经过测试。尤其是在这些较低的速率下，必须考虑最小线速率（请参阅节 5.19）。

(2) PCLK 的有效边沿可由软件编程。适用于任何一个有效边沿（上升或下降）的规格。

(3) ALF_HSYNC、ALF_VSYNC 和 ALF_CSYNC 是同步信号

(4) 可接受的最大时钟周期抖动 = ± (t_clock – 5715ps)