ZHCSVQ6 April 2024 DLPC7530
PRODUCTION DATA
- 1
- 1 特性
- 2 应用
- 3 说明
- 4 引脚配置和功能
-
5 规格
- 5.1 绝对最大额定值
- 5.2 ESD 等级
- 5.3 建议运行条件
- 5.4 热性能信息
- 5.5 电源电气特性
- 5.6 引脚电气特性
- 5.7 DMD HSSI 电气特性
- 5.8 DMD 低速 LVDS 电气特性
- 5.9 V-by-One 接口电气特性
- 5.10 FPD-Link LVDS 电气特性
- 5.11 USB 电气特性
- 5.12 系统振荡器时序要求
- 5.13 电源和复位时序要求
- 5.14 DMD HSSI 时序要求
- 5.15 DMD 低速 LVDS 时序要求
- 5.16 V-by-One 接口一般时序要求
- 5.17 FPD-Link 接口一般时序要求
- 5.18 并行接口一般时序要求
- 5.19 源帧时序要求
- 5.20 同步串行端口接口时序要求
- 5.21 控制器和目标 I2C 接口时序要求
- 5.22 可编程输出时钟时序要求
- 5.23 JTAG 边界扫描接口时序要求（仅限调试）
- 5.24 JTAG ARM 多 ICE 接口时序要求（仅限调试）
- 5.25 多跟踪 ETM 接口时序要求
- 6 详细说明
- 7 应用和实施
- 8 电源相关建议
- 9 布局
- 10器件和文档支持
- 11修订历史记录
- 12机械、封装和可订购信息
9.1.3 内部控制器 PLL 电源布局指南
建议遵循以下指南以实现相对于内部 PLL 的所需控制器性能。DLPC7530 包含多个内部 PLL，这些 PLL 具有专用的 1.15V 电源引脚和 1.8V 电源引脚，如下所列：
- VDD115_PLLMA
- VDD115_PLLMB
- VAD115_PLLS
- VAD115_HSSI0_PLL
- VAD115_HSSI1_PLL
和
- VAD18_PLLMA
- VAD18_PLLMB
1.15V 和 1.8V 电源引脚上的每一个引脚都应分别具有铁氧体磁珠和 0.1µF 陶瓷电容器形式的高频滤波功能。确保在高于 10MHz 的频率下，铁氧体磁珠的阻抗远大于电容器的阻抗。将这些元件放置在非常靠近各个 PLL 电源焊球的位置。推荐值、拓扑和布局示例分别如表 9-1、图 9-7、图 9-8 和图 9-9 所示。
表 9-1 建议的 PLL 和晶体电源滤波器元件
| 元件 | 参数 | 建议值 | 单位 |
|---|---|---|---|
| 并联电容器 | 电容 | 0.1 | µF |
| 串联铁氧体 | 100MHz 时的阻抗 | > 100 | Ω |
| 直流电阻 | < 0.40 | Ω |
图 9-7 1.15V PLL 电源滤波器拓扑
图 9-8 1.8V PLL 电源滤波器拓扑
图 9-9 PLL 电源滤波器布局示例由于 PCB 布局对 PLL 性能至关重要，因此务必将 PLL 电源视为模拟信号。附加设计指南如下：
- 将所有滤波器元件尽可能靠近每个 PLL 电源封装引脚放置。
- 保持高频电容器的引线尽可能短，因此建议将这些电容器放置在电路板另一侧的封装下方。
- 使用高质量、低 ESR 的单片表面贴装电容器。
- 对于每个 PLL 电源引脚，必须使用一条布线（尽可能宽）从 DLPC7530 连接到电容器，然后通过串联铁氧体连接到电源。