ZHCSS92A September   2024  – October 2024 DLPC8445

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 引脚配置和功能
    1.     6
    2. 4.1  初始化、板级测试和调试
    3. 4.2  V-by-One 接口输入数据和控制
    4. 4.3  FPD Link 端口输入数据和控制（DLPC8445 和 DLPC8445V 不支持）
    5. 4.4  DSI 输入数据和时钟（DLPC8445 和 DLPC8445V 不支持）
    6. 4.5  DMD SubLVDS 接口
    7. 4.6  DMD 复位和低速接口
    8. 4.7  闪存接口
    9. 4.8  外设接口
    10. 4.9  GPIO 外设接口
    11. 4.10 时钟和 PLL 支持
    12. 4.11 电源和接地
    13. 4.12 I/O 类型下标定义
    14. 4.13 内部上拉和下拉电阻器特性
  6. 5 规格
    1. 5.1  绝对最大额定值
    2.     22
    3. 5.2  ESD 等级
    4. 5.3  建议运行条件
    5. 5.4  热性能信息
    6. 5.5  电源电气特性
    7. 5.6  引脚电气特性
    8. 5.7  DMD SubLVDS 接口电气特性
    9.     29
    10. 5.8  DMD 低速接口电气特性
    11.     31
    12. 5.9  V-by-One 接口电气特性
    13. 5.10 USB 电气特性
    14.     34
    15. 5.11 系统振荡器时序要求
    16.     36
    17. 5.12 电源和复位时序要求
    18.     38
    19. 5.13 V-by-One 接口一般时序要求
    20.     40
    21. 5.14 闪存接口时序要求
    22.     42
    23. 5.15 源帧时序要求
    24.     44
    25. 5.16 同步串行端口接口时序要求
    26.     46
    27. 5.17 I2C 接口时序要求
    28. 5.18 可编程输出时钟时序要求
    29. 5.19 JTAG 边界扫描接口时序要求（仅限调试）
    30.     50
    31. 5.20 DMD 低速接口时序要求
    32.     52
    33. 5.21 DMD SubLVDS 接口时序要求
  7. 6 详细说明
    1. 6.1 概述
    2. 6.2 功能方框图
    3. 6.3 特性说明
      1. 6.3.1 输入源
      2. 6.3.2 V-by-One 接口
      3. 6.3.3 DMD (SubLVDS) 接口
      4. 6.3.4 串行闪存接口
      5. 6.3.5 GPIO 支持的功能
        1.       63
        2.       64
      6. 6.3.6 调试支持
  8. 7 电源相关建议
    1. 7.1 系统上电和断电序列
    2. 7.2 DMD 快速停止控制 (PARKZ)
    3. 7.3 电源管理
    4. 7.4 热插拔用法
    5. 7.5 未使用的输入源接口的电源
    6. 7.6 电源
      1. 7.6.1 DLPA3085 或 DLPA3082 电源
  9. 8 布局
    1. 8.1 布局指南
      1. 8.1.1 DLPC8445 或 DLPC8445V 基准时钟布局指南
        1. 8.1.1.1 建议的晶体振荡器配置
      2. 8.1.2 V-by-One 接口布局注意事项
      3. 8.1.3 最大引脚对引脚 PCB 互连蚀刻长度
      4. 8.1.4 电源布局指南
    2. 8.2 散热注意事项
  10. 9 器件和文档支持
    1. 9.1 第三方米6体育平台手机版_好二三四免责声明
    2. 9.2 文档支持
      1. 9.2.1 相关文档
    3. 9.3 接收文档更新通知
    4. 9.4 支持资源
    5. 9.5 器件命名规则
      1. 9.5.1 器件标识
    6. 9.6 商标
    7. 9.7 静电放电警告
    8. 9.8 术语表
      1. 9.8.1 视频时序参数定义
  11. 10修订历史记录
  12. 11机械、封装和可订购信息

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息

8.1.3 最大引脚对引脚 PCB 互连蚀刻长度

表 8-5 最大引脚对引脚 PCB 互连建议
DMD 总线信号(1)(2)信号互连拓扑单位
单板信号布线长度多板信号布线长度
DMD_HS_CLK_P
DMD_HS_CLK_N		6.0
(152.4)		请参阅(3)in
(mm)
DMD_HS_WDATA_A_P
DMD_HS_WDATA_A_N		6.0
(152.4)		请参阅(3)in
(mm)
DMD_HS_WDATA_B_P
DMD_HS_WDATA_B_N
DMD_HS_WDATA_C_P
DMD_HS_WDATA_C_N
DMD_HS_WDATA_D_P
DMD_HS_WDATA_D_N
DMD_HS_WDATA_E_P
DMD_HS_WDATA_E_N
DMD_HS_WDATA_F_P
DMD_HS_WDATA_F_N
DMD_HS_WDATA_G_P
DMD_HS_WDATA_G_N
DMD_HS_WDATA_H_P
DMD_HS_WDATA_H_N
DMD_LS_CLK6.5
(165.1)		请参阅(3)in
(mm)
DMD_LS_WDATA6.5
(165.1)		请参阅(3)in
(mm)
DMD_LS_RDATA6.5
(165.1)		请参阅(3)in
(mm)
DMD_DEN_ARSTZ7.0
(177.8)		请参阅(3)in
(mm)
(1) 最大信号布线长度将迂回布线计算进来。
(2) 由于连接器的影响，多板 DMD 布线长度存在更严格的限制。
(3) 由于 PCB 之间存在差异，因此无法定义这些建议。任何电路板设计都应使用控制器 IBIS 模型（可在控制器网页的工具和软件 选项卡中找到）进行 SPICE 仿真，以便布线长度不会违反信号要求。
表 8-6 高速 PCB 信号布线匹配要求
信号组长度匹配(1)(2)(3)
接口信号组基准信号最大失配(4)单位
DMD(5)DMD_HS_WDATA_A_P
DMD_HS_WDATA_A_N		DMD_HS_CLK_P
DMD_HS_CLK_N		±1.0
(±25.4)		in
(mm)
DMD_HS_WDATA_B_P
DMD_HS_WDATA_B_N
DMD_HS_WDATA_C_P
DMD_HS_WDATA_C_N
DMD_HS_WDATA_D_P
DMD_HS_WDATA_D_N
DMD_HS_WDATA_E_P
DMD_HS_WDATA_E_N
DMD_HS_WDATA_F_P
DMD_HS_WDATA_F_N
DMD_HS_WDATA_G_P
DMD_HS_WDATA_G_N
DMD_HS_WDATA_H_P
DMD_HS_WDATA_H_N
DMDDMD_HS_WDATA_x_PDMD_HS_WDATA_x_N±0.025
(±0.635)		in
(mm)
DMDDMD_HS_CLK_PDMD_HS_CLK_N±0.025
(±0.635)		in
(mm)
DMDDMD_LS_WDATA
DMD_LS_RDATA		DMD_LS_CLK±0.2
(±5.08)		in
(mm)
DMDDMD_DEN_ARSTZ不适用不适用in
(mm)
(1) 长度匹配值仅适用于 PCB 布线长度。无需额外考虑与 DLPC8445 和 DLPC8445V 控制器或 DMD 相关的内部封装布线失配。
(2) 对 DMD HS 数据线进行训练。这就是为什么定义的匹配要求相较于 LS 数据线而言略显宽松。
(3) DMD LS 信号为单端信号。
(4) 信号组的失配变化始终与基准信号相关。
(5) DMD HS 数据线是差分数据线；因此，这些规格是成对的。
表 8-7 信号要求
参数基准要求
源串联端接DMD_LS_WDATA需要 33Ω ±10%
DMD_LS_CLK需要 33Ω ±10%
DMD_DEN_ARSTZ可接受
DMD_LS_RDATA需要 30.1Ω ±10%
DMD_HS_WDATA_x_y不可接受
DMD_HS_CLK_y不可接受
终点端接DMD_LS_WDATA不可接受
DMD_LS_CLK不可接受
DMD_DEN_ARSTZ不可接受
DMD_LS_RDATA不可接受
DMD_HS_WDATA_x_y不可接受
DMD_HS_CLK_y不可接受
PCB 阻抗DMD_LS_WDATA50Ω ±10%
DMD_LS_CLK50Ω ±10%
DMD_DEN_ARSTZ50Ω ±10%
DMD_LS_RDATA50Ω ±10%
DMD_HS_WDATA_x_y100Ω ±10%
DMD_HS_CLK_y100Ω ±10%
信号类型DMD_LS_WDATA以 DMD_LS_DCLK 为基准的 SDR（单一数据速率）
DMD_LS_CLK以 DMD_LS_DCLK 为基准的 SDR
DMD_DEN_ARSTZSDR
DMD_LS_RDATA以 DMD_LS_DLCK 为基准的 SDR
DMD_HS_WDATA_x_ySubLVDS
DMD_HS_CLK_ySubLVDS
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