ZHCSKM7G december   2019  – july 2023 DP83826E , DP83826I

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 Revision History
  6. 5 Mode Comparison Tables
  7. 6 Pin Configuration and Functions (ENHANCED Mode)
  8. 7 Pin Configuration and Functions (BASIC Mode)
  9. 8 Specifications
    1. 8.1 绝对最大额定值
    2. 8.2 ESD 等级
    3. 8.3 建议运行条件
    4. 8.4 热性能信息
    5. 8.5 电气特性
    6. 8.6 时序要求
    7. 8.7 Timing Diagrams
    8. 8.8 Typical Characteristics
  10. 9 Detailed Description
    1. 9.1 Overview
    2. 9.2 Functional Block Diagram
    3. 9.3 Feature Description
      1. 9.3.1  Auto-Negotiation (Speed/Duplex Selection)
      2. 9.3.2  Auto-MDIX Resolution
      3. 9.3.3  Energy Efficient Ethernet
        1. 9.3.3.1 EEE Overview
        2. 9.3.3.2 EEE Negotiation
      4. 9.3.4  EEE for Legacy MACs Not Supporting 802.3az
      5. 9.3.5  Wake-on-LAN Packet Detection
        1. 9.3.5.1 Magic Packet Structure
        2. 9.3.5.2 Magic Packet Example
        3. 9.3.5.3 Wake-on-LAN Configuration and Status
      6. 9.3.6  Low Power Modes
        1. 9.3.6.1 Active Sleep
        2. 9.3.6.2 IEEE Power-Down
        3. 9.3.6.3 Deep Power Down State
      7. 9.3.7  RMII Repeater Mode
      8. 9.3.8  Clock Output
      9. 9.3.9  Media Independent Interface (MII)
      10. 9.3.10 Reduced Media Independent Interface (RMII)
      11. 9.3.11 Serial Management Interface
        1. 9.3.11.1 Extended Register Space Access
        2. 9.3.11.2 Write Address Operation
        3. 9.3.11.3 Read Address Operation
        4. 9.3.11.4 Write (No Post Increment) Operation
        5. 9.3.11.5 Read (No Post Increment) Operation
        6. 9.3.11.6 Example Write Operation (No Post Increment)
      12. 9.3.12 100BASE-TX
        1. 9.3.12.1 100BASE-TX Transmitter
          1. 9.3.12.1.1 Code-Group Encoding and Injection
          2. 9.3.12.1.2 Scrambler
          3. 9.3.12.1.3 NRZ to NRZI Encoder
          4. 9.3.12.1.4 Binary to MLT-3 Converter
        2. 9.3.12.2 100BASE-TX Receiver
      13. 9.3.13 10BASE-Te
        1. 9.3.13.1 Squelch
        2. 9.3.13.2 Normal Link Pulse Detection and Generation
        3. 9.3.13.3 Jabber
        4. 9.3.13.4 Active Link Polarity Detection and Correction
      14. 9.3.14 Loopback Modes
        1. 9.3.14.1 Near-end Loopback
        2. 9.3.14.2 MII Loopback
        3. 9.3.14.3 PCS Loopback
        4. 9.3.14.4 Digital Loopback
        5. 9.3.14.5 Analog Loopback
        6. 9.3.14.6 Far-End (Reverse) Loopback
      15. 9.3.15 BIST Configurations
      16. 9.3.16 Cable Diagnostics
        1. 9.3.16.1 Time Domain Reflectometry (TDR)
        2. 9.3.16.2 Fast Link-Drop Functionality
      17. 9.3.17 LED and GPIO Configuration
    4. 9.4 Programming
      1. 9.4.1 Hardware Bootstraps Configuration
        1. 9.4.1.1 DP83826 Bootstrap Configurations (ENHANCED Mode)
          1. 9.4.1.1.1 Bootstraps for PHY Address
        2. 9.4.1.2 DP83826 Strap Configuration (BASIC Mode)
          1. 9.4.1.2.1 Bootstraps for PHY Address
    5. 9.5 Register Maps
      1. 9.5.1 DP83826 Registers
  11. 10Application and Implementation
    1. 10.1 Application Information
    2. 10.2 Typical Applications
      1. 10.2.1 Twisted-Pair Interface (TPI) Network Circuit
      2. 10.2.2 Transformer Recommendations
      3. 10.2.3 Capacitive DC Blocking
      4. 10.2.4 Design Requirements
        1. 10.2.4.1 Clock Requirements
          1. 10.2.4.1.1 Oscillator
          2. 10.2.4.1.2 Crystal
      5. 10.2.5 Detailed Design Procedure
        1. 10.2.5.1 MII Layout Guidelines
        2. 10.2.5.2 RMII Layout Guidelines
        3. 10.2.5.3 MDI Layout Guidelines
      6. 10.2.6 Application Curves
  12. 11Power Supply Recommendations
  13. 12Layout
    1. 12.1 Layout Guidelines
      1. 12.1.1 Signal Traces
      2. 12.1.2 Return Path
      3. 12.1.3 Transformer Layout
      4. 12.1.4 Metal Pour
      5. 12.1.5 PCB Layer Stacking
        1. 12.1.5.1 Layout Example
  14. 13Device and Documentation Support
    1. 13.1 Related Documentation
    2. 13.2 Receiving Notification of Documentation Updates
    3. 13.3 Support Resources
    4. 13.4 Trademarks
    5. 13.5 静电放电警告
    6. 13.6 术语表
  15. 14Mechanical, Packaging, and Orderable Information

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息

8.6 时序要求

(1)
参数 最小值 标称值 最大值 单位
上电时序
T1 电压斜坡持续时间（0% 至 100% VDDIO） 0.5 50 ms
T2，(2) 电源时序控制 VDDA3V3，后跟 VDDIO 或 VDDIO，后跟 VDDA3V3(5) 0 200 ms
T3 电压斜坡持续时间（VDDA3V3 的 0% 至 100%） 0.5 50 ms
T4 POR 释放时间/加电至 SMI 就绪：用于寄存器访问的前导码前上电稳定时间 50 ms
T5 加电至 FLP 1500 ms
VDDA3V3 上的基座电压，电源斜升前的 VDDIO 0.3 V
复位时序
T1 复位脉冲宽度：能够复位的最小复位脉冲宽度（无消抖电容） 25 us
T2 重置为 SMI 就绪：用于寄存器访问的前导码前复位后稳定时间 2 ms
T3 到 FLP 的复位 1500 ms
重置为 100M 信令（捆绑模式） 0.5 ms
重置为 RMII 主时钟 0.2 ms
快速链路脉冲时序
T1 时钟脉冲到时钟脉冲周期 111 125 139 μs
T2 时钟脉冲到数据脉冲周期 55.5 62.5 69.5 μs
T3 时钟/数据脉冲宽度 104 ns
T4 FLP 突发到 FLP 突发周期 8 16 24 ms
T5 FLP 突发宽度 2 ms
突发宽度脉冲 17 33
链路接通时序
使用搭接启用快速链路丢弃，150 米电缆 10 us
使用模式 1 的快速链路丢弃时间（信号/能量损失指示） 10 us
使用模式 2 的快速链路丢弃时间（低 SNR 阈值） 10 us
使用模式 3 的快速链路丢弃时间（MLT3 错误计数）(4) 10 us
使用模式 4 的快速链路丢弃时间（RX 错误计数） 10 us
使用模式 5 的快速链路丢弃时间（解扰器链路丢弃）(4) 11 us
100M EEE 时序
睡眠时间 210 us
静态时间 20 ms
唤醒时间 (Tw_sys_tx)  36 us
刷新时间 200 µs
100M MII 接收时序
T1  RX_CLK 高电平/低电平时间 16 20 24 ns
T2 RX_D[3:0]，从 RX_CLK 上升的 RX_ER、RX_DV 延迟 10 30 ns
100M MII 传输时序
T1 TX_CLK 高电平/低电平时间 16 20 24 ns
T2 TX_D[3:0]，TX_ER、TX_EN 设置为 TX_CLK 10 ns
T3 TX_D[3:0]，来自 TX_CLK 的 TX_ER、TX_EN 保持 0 ns
10M MII 接收时序
T1 RX_CLK 高电平/低电平时间(3) 160 200 240 ns
T2 RX_D[3:0]，从 RX_CLK 上升的 RX_ER、RX_DV 延迟(3) 100 300 ns
10M MII 传输时序
T1 TX_CLK 高电平/低电平时间 190 200 210 ns
T2 TX_D[3:0]，TX_ER、TX_EN 设置为 TX_CLK 25 ns
T3 TX_D[3:0]，来自 TX_CLK 的 TX_ER、TX_EN 保持 0 ns
100M RMII 主时序 
RMII 主时钟周期 20 ns
RMII 主时钟占空比 35 65 %
100M RMII 时序
T2 TX_D[1:0]，TX_ER、TX_EN 设置为参考时钟上升沿 4 ns
T3 来自参考时钟上升沿的 TX_D[1:0]、TX_ER、TX_EN 保持 2 ns
T4 来自参考时钟上升的 RX_D[1:0]、RX_ER、CRS_DV 延迟 4 14 ns
SMI 时序
T1 MDC 至 MDIO（输出）延迟时间 0 13 ns
T2 MDIO（输入）至 MDC 建立时间 10 ns
T3 MDIO（输入）至 MDC 保持时间 10 ns
T4 MDC 频率 2.5 24 MHz
输出时钟时序（50M RMII 主时钟）
频率 (PPM) 50 ppm
抖动（长期 500 周期） 450 ps
上升/下降时间 5 ns
占空比 40 60 %
输出时钟时序（25M 时钟输出）
频率 (PPM) 50 ppm
占空比 35 65 %
上升时间 4000 ps
下降时间 5000 ps
抖动（长期：500 个周期）  300 ps
抖动（短期） 250 ps
频率 25 MHz
25MHz 输入时钟容差
频率容差 -100 100 ppm
上升/下降时间 5 ns
抖动容差 (RMS) 50 ps
1kHz 时的输入相位噪声 -98 dBc/Hz
10kHz 时的输入相位噪声 -113 dBc/Hz
100kHz 时的输入相位噪声 -113 dBc/Hz
1MHz 时的输入相位噪声 -113 dBc/Hz
10MHz 时的输入相位噪声 -113 dBc/Hz
占空比 40 60 %
50MHz 输入时钟容差
频率容差 -100 100 ppm
上升/下降时间 5 ns
抖动容差 (RMS) 50 ps
源自相位噪声的抖动容差长期抖动（100,000 个周期） ps
1kHz 时的输入相位噪声 -87 dBc/Hz
10kHz 时的输入相位噪声 -107 dBc/Hz
100kHz 时的输入相位噪声 -107 dBc/Hz
1MHz 时的输入相位噪声 -107 dBc/Hz
10MHz 时的输入相位噪声 -107 dBc/Hz
占空比 40 60 %
延迟时序
MII 100M Tx（MII 到 MDI）：上升沿 TX_CLK 在 MDI 上置位 TX_EN 至 SSD 符号、启用 FAST RX_DV、100 米电缆 38 40 ns
MII 100 Rx（MDI 到 MII）：MDI 上的 SSD 符号到 RX_CLK 的上升沿、RX_DV 置位、启用 FAST RX_DV、100 米电缆 166 170 ns
MII 10M Tx（MII 到 MDI）：在 MDI 上设置 TX_EN 至 SSD 符号的上升沿 TX_CLK 540 ns
RMII 从器件 100M Tx（RMII 到 MDI）：从器件 RMII 上升沿 XI 时钟，在 MDI 上置位 TX_EN 至 SSD 符号，启用 FAST RX_DV，100 米电缆 88 96 ns
RMII 主器件 100M Tx（RMII 到 MDI）：主器件 RMII 上升沿时钟，在 MDI 上置位 TX_EN 至 SSD 符号，启用 FAST RX_DV，100 米电缆 88 96 ns
RMII 从站 10M Tx（RMII 到 MDI）：从器件 RMII 上升沿 XI 时钟在 MDI 上置位 TX_EN 至 SSD 符号 1360 ns
RMII 主器件 10M Tx（RMII 至 MDI）主器件 RMII 上升沿时钟，在 MDI 上置位 TX_EN 至 SSD 符号  1360 ns
MII 10M Rx（MDI 至 MII）：MDI 上的 SSD 符号到 RX_CLK 的上升沿、RX_DV 置位、启用 FAST RX_DV、100 米电缆 1640 ns
RMII 从器件 100M Rx（MDI 到 RMII）：MDI 上的 SSD 符号到 XI 时钟的从器件 RMII 上升沿、CRS_DV 置位、启用 FAST RX_DV、100 米电缆 268 288 ns
RMII 主器件 100M Rx（MDI 到 RMII）：MDI 上的 SSD 符号到主时钟的主 RMII 上升沿，CRS_DV 置位 252 270 ns
RMII 从器件 10M（MDI 到 RMII）：MDI 上的 SSD 符号到 XI 时钟的从器件 RMII 上升沿，CRS_DV (10M) 置位 2110
2152 ns
RMII 主器件 10M（MDI 至 RMII）：MDI 上的 SSD 符号到主时钟的主 RMII 上升沿，CRS_DV 置位 (10M) 2110 2152 ns
MII：XI 至 TXCLK 相位差（跨复位、下电上电） 0 2 4 ns
(1) 由设计、生产或特性测试确保
(2) 时钟应在电源的功率斜升开始时可用。如果时钟被延迟，在 POR 完成后需要额外的 RESET_N。可在 100 微秒的时钟稳定和 POR 完成后启动复位
(3) 在接收数据的第一个半字节时，PHY 从本地时钟源切换到恢复时钟源。它会使 RX_CLK 和 RX_CLK 延伸至 RX_DV 延迟
(4) MLT3 和解码器快速链路丢弃需要额外配置。请参阅特性部分
(5) VDDIO 或 AVDD 电源都可以一起斜升，也可以将其中任何一个电源的斜升延迟至最大值）
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