RX_D3
RX_M

接收数据：对电缆上接收的符号进行解码并将其从这些引脚发出，发送操作与 RX_CLK 的上升沿同步。当 RX_DV（从 RX_CTL 解码）置位时，这些符号包含有效数据。半字节 RX_D[3:0] 在 RGMII 模式下发送。

RX_M/RX_P：差分 SGMII 数据输出。这些引脚将 PHY 数据发送至 MAC。

RX_D2
RX_P

RX_D1

RX_D0

接收时钟：在 RGMII 模式下，PHY 为 MAC 提供该 125MHz 时钟。

在 SGMII 模式下未使用。

RGMII 接收控制：接收控制将接收数据有效指示和接收错误指示组合成单个信号。RX_DV 在 RX_CLK 的上升沿出现，RX_ER 在 RX_CLK 的下降沿出现。

在 SGMII 模式下仅用作自举

发送时钟：在 RGMII 模式下，MAC 为 PHY 提供该 125MHz 时钟。

在 SGMII 模式下未使用

RGMII 发送控制：发送控制将发送启用和发送错误指示组合成单个信号。TX_EN 在 TX_CLK 的上升沿之前出现；TX_ER 在 TX_CLK 的下降沿出现。

在 SGMII 模式下未使用

发送数据：在 RGMII 模式下，发送数据半字节 TX_D[3:0] 接收自 MAC。

TX_M/TX_P：差分 SGMII 数据输入。这些引脚接收从 MAC 发送到 PHY 的数据。

TX_D1
TX_P

TX_D0
TX_M

管理数据时钟：MDIO 串行管理输入和输出数据的同步时钟。

管理数据输入/输出：可由管理站或 PHY 提供的双向管理数据信号。该引脚需要外部上拉电阻器（建议值 = 2.2kΩ）。

中断：低电平有效输出，发生中断时置位为低电平。这个引脚有一个弱内部上拉电阻。必须访问寄存器才可启用各种中断触发。一旦设置中断事件标志，就需要访问寄存器来清除该引脚上的中断事件。

可使用寄存器 [0x0011] 将该引脚配置为高电平有效输出。

为可靠捕获中断源，建议在 int_n 引脚置位为中断之后再读取中断寄存器 x12、x13、x18 的状态。

复位：低电平有效输入，用于初始化或重新初始化 DP83TG720S-Q1。将该引脚置位为低电平至少 10μs，可强制执行复位过程。所有内部寄存器都将重新初始化为寄存器映射部分为每一位规定的默认状态。取消置位复位后，将对所有自举引脚重新采样。

INH：高电平有效 PMOS 开漏输出。PHY 进入睡眠状态时，PHY 将释放 INH 引脚，允许外部下拉电阻器（建议值 = 10kΩ）将线路拉至接地。处于任何其他状态时，INH 引脚都会将高电平状态驱动至 VSLEEP 电源轨。

唤醒：唤醒引脚上的高电平有效（该引脚用于 VSLEEP 域）脉冲将 PHY 从睡眠状态唤醒。有关脉冲宽度，请参阅时序部分。睡眠状态未使用或悬空时，该引脚可直接与 VSLEEP 电源轨相连。

Strap 1：该引脚用于搭接 PHY_AD 位。

基准时钟输入：基准时钟 25MHz ± 100ppm 容差晶振或振荡器输入。该器件支持通过引脚 XI 和 XO 连接的外部晶振谐振器，或仅连接至引脚 XI 且 XO 悬空的外部 CMOS 电平振荡器。

基准时钟输出：XO 引脚仅用于晶振。CMOS 电平振荡器与 XI 相连时，该引脚应悬空。

LED_0：链路状态

LED_1：链路状态，针对 TX/RX 活动闪烁

时钟输出：默认为 25MHz 基准时钟（XI 的缓冲复制）。如未使用，可通过写入寄存器 0x0453 = 0x0006 来禁用时钟输出。

差分发送和接收：为 1000BASE-T1 运行配置的双向差分信号，符合 IEEE 802.3bp 标准。