ZHCSRF9A December 2022 – October 2023 DRV8461
PRODUCTION DATA
当控制器未发送任何步进脉冲且电机保持相同位置时,可将 DRV8461 配置为以静止省电模式运行。当通过向 EN_STSL 位写入 1b 来启用此模式时,可以通过将线圈电流从运行电流降低到保持电流来降低系统的功耗。
在最后一个 STEP 脉冲之后,该器件会等待一段由 TSTSL_DLY 寄存器编程的时间,之后线圈电流会在由 TSTSL_FALL 寄存器编程的时间段内从运行电流斜降至保持电流,如图 7-11 所示。STSL 标志会上升,以指示器件处于静止省电模式。一旦检测到下一个 STEP 脉冲,线圈电流会立即斜升至运行电流。TSTSL_FALL 和 TSTSL_DLY 的可用选项在表 7-95 中显示。
运行电流由 TRQ_DAC 寄存器编程,保持电流由 ISTSL 寄存器编程,如节 7.3.8 所示。
参数 | 说明 |
---|---|
TSTSL_FALL[3:0] |
控制经过 TSTSL_DLY 时间后电流从 TRQ_DAC 降低到 ISTSL 所需的时间。对于每个 TSTSL_FALL,TRQ_DAC 将下降 1b,直到电流达到 ISTSL。总下降时间 = (TRQ_DAC - ISTSL) * 每个电流阶跃的下降时间。
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TSTSL_DLY[5:0] |
控制最后一个 STEP 脉冲和激活静止省电模式之间的延迟。
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IHOLD = ISTSL(ISTSL < TRQ_DAC 时)
IHOLD = TRQ_DAC(ISTSL > TRQ_DAC 时)