ZHCSJU0B August 2019 – January 2021 DRV8874-Q1
PRODUCTION DATA
如果 PMODE 引脚在加电时处于逻辑高电平状态,器件将锁存至 PWM 模式。PWM 模式允许 H 桥进入高阻抗状态,而不会将 nSLEEP 引脚设置为逻辑低电平。表 7-4 显示了 PWM 模式的真值表。
nSLEEP | IN1 | IN2 | OUT1 | OUT2 | 说明 |
---|---|---|---|---|---|
0 | X | X | 高阻态 | 高阻态 | 睡眠(H 桥高阻抗) |
1 | 0 | 0 | 高阻态 | 高阻态 | 滑行(H 桥高阻抗) |
1 | 0 | 1 | L | H | 反向 (OUT2 → OUT1) |
1 | 1 | 0 | H | L | 正向 (OUT1 → OUT2) |
1 | 1 | 1 | L | L | 制动(低侧慢速衰减) |