ZHCSIJ2C July 2018 – April 2024 DS90UB935-Q1
PRODUCTION DATA
- 1
- 1 特性
- 2 应用
- 3 说明
- 4 引脚配置和功能
- 5 规格
-
6 详细说明
- 6.1 概述
- 6.2 功能方框图
- 6.3 特性说明
- 6.4 器件功能模式
- 6.5 编程
- 6.6 图形生成
- 6.7
寄存器映射
- 6.7.1
主寄存器
- 6.7.1.1 I2C 器件 ID 寄存器
- 6.7.1.2 复位
- 6.7.1.3 一般配置
- 6.7.1.4 正向通道模式选择
- 6.7.1.5 BC_MODE_SELECT
- 6.7.1.6 PLL 时钟控制
- 6.7.1.7 时钟输出控制 0
- 6.7.1.8 时钟输出控制 1
- 6.7.1.9 反向通道看门狗控制
- 6.7.1.10 I2C 控制 1
- 6.7.1.11 I2C 控制 2
- 6.7.1.12 SCL 高电平时间
- 6.7.1.13 SCL 低电平时间
- 6.7.1.14 本地 GPIO 数据
- 6.7.1.15 GPIO 输入控制
- 6.7.1.16 DVP_CFG
- 6.7.1.17 DVP_DT
- 6.7.1.18 强制 BIST 错误
- 6.7.1.19 远程 BIST 控制
- 6.7.1.20 传感器电压增益
- 6.7.1.21 传感器控制 0
- 6.7.1.22 传感器控制 1
- 6.7.1.23 电压传感器 0 阈值
- 6.7.1.24 电压传感器 1 阈值
- 6.7.1.25 温度传感器阈值
- 6.7.1.26 CSI-2 警报使能
- 6.7.1.27 警报感应使能
- 6.7.1.28 反向通道警报使能
- 6.7.1.29 CSI-2 极性选择
- 6.7.1.30 CSI-2 LP 模式极性
- 6.7.1.31 CSI-2 高速 RX 使能
- 6.7.1.32 CSI-2 低功耗使能
- 6.7.1.33 CSI-2 端接启用
- 6.7.1.34 CSI-2 数据包报头控制
- 6.7.1.35 反向通道配置
- 6.7.1.36 数据路径控制 1
- 6.7.1.37 远程合作伙伴能力 1
- 6.7.1.38 合作伙伴解串器 ID
- 6.7.1.39 目标 0 ID
- 6.7.1.40 目标 1 ID
- 6.7.1.41 目标 2 ID
- 6.7.1.42 目标 3 ID
- 6.7.1.43 目标 4 ID
- 6.7.1.44 目标 5 ID
- 6.7.1.45 目标 6 ID
- 6.7.1.46 目标 7 ID
- 6.7.1.47 目标 0 别名
- 6.7.1.48 目标 1 别名
- 6.7.1.49 目标 2 别名
- 6.7.1.50 目标 3 别名
- 6.7.1.51 目标 4 别名
- 6.7.1.52 目标 5 别名
- 6.7.1.53 目标 6 别名
- 6.7.1.54 目标 7 别名
- 6.7.1.55 反向通道控制
- 6.7.1.56 修订 ID
- 6.7.1.57 器件状态
- 6.7.1.58 常规状态
- 6.7.1.59 GPIO 引脚状态
- 6.7.1.60 BIST 错误计数
- 6.7.1.61 CRC 错误计数 1
- 6.7.1.62 CRC 错误计数 2
- 6.7.1.63 传感器状态
- 6.7.1.64 传感器 V0
- 6.7.1.65 传感器 V1
- 6.7.1.66 传感器 T
- 6.7.1.67 CSI-2 错误计数
- 6.7.1.68 CSI-2 错误状态
- 6.7.1.69 CSI-2 错误数据通道 0 和 1
- 6.7.1.70 CSI-2 错误数据通道 2 和 3
- 6.7.1.71 CSI-2 错误时钟通道
- 6.7.1.72 CSI-2 数据包报头数据
- 6.7.1.73 数据包标头字计数 0
- 6.7.1.74 数据包标头字计数 1
- 6.7.1.75 CSI-2 ECC
- 6.7.1.76 IND_ACC_CTL
- 6.7.1.77 IND_ACC_ADDR
- 6.7.1.78 IND_ACC_DATA
- 6.7.1.79 FPD3_TX_ID0
- 6.7.1.80 FPD3_TX_ID1
- 6.7.1.81 FPD3_TX_ID2
- 6.7.1.82 FPD3_TX_ID3
- 6.7.1.83 FPD3_TX_ID4
- 6.7.1.84 FPD3_TX_ID5
- 6.7.2 间接访问寄存器
- 6.7.1
主寄存器
- 7 应用和实施
- 8 器件和文档支持
- 9 修订历史记录
- 10机械、封装和可订购信息
7.4.2 布局示例
DS90UB953-Q1 EVM 平台可用于评估 DS90UB935-Q1。图 7-11 和图 7-12 展示了 DS90UB953-Q1EVM 的电路板布局布线。所有 EVM 层均包含在 DS90UB953-Q1EVM 用户指南 (SNLU224) 中。
在 DOUT 引脚和连接器之间布线 FPD-Link III 信号布线以及将 PoC 滤波器连接到这些布线是成功的 DS90UB935-Q1 PCB 布局的关键环节之一。以下列表提供了在驱动器输出引脚和 FAKRA 连接器之间布线 FPD-Link III 信号走线以及连接 PoC 滤波器的基本建议。
- 如果担心 EMI，FPD-Link III 走线的布线可以全部位于顶层或部分嵌入中间层。
- 交流耦合电容器必须位于顶层并非常靠近接收器输入引脚，以更大限度地缩短引脚和电容器之间耦合的差分布线对的长度。
- 将交流耦合电容器和 FAKRA 连接器之间的 DOUT+ 走线布线为 50Ω 单端微带，具有严格的阻抗控制 (±10%)。根据 PCB 堆叠情况，计算 50Ω 阻抗的合适布线宽度。确保布线可以承载远程传感器模块提供的最大负载条件下的 PoC 电流。
- PoC 滤波器可通过铁氧体磁珠或射频电感器连接到 DOUT+ 布线。铁氧体磁珠必须与高速布线接触，以更大程度地减小传输线路上的残桩长度。在与布线接触的铁氧体磁珠焊盘下方形成一个反焊盘或 MOAT。反焊盘必须是顶层正下方接地平面的切口，而不会切断布线下方的接地基准。反焊盘的目的是保持阻抗尽可能接近 50Ω。
- 当在内层上布线 DOUT+ 时，单端布线的长度匹配不会提供显著的优势。如果用户希望在顶层或底层对 DOUT+ 进行布线，请布置 DOUT– 布线，使其与 DOUT+ 布线松散耦合，长度与 DOUT+ 布线长度类似。这有助于实现接收器的差分特性，以消除可能存在于环境中且可能耦合到信号布线的任何共模噪声。
图 7-11 DS90UB935-Q1 串行器 DOUT+ 布线布局
图 7-12 DS90UB935-Q1 同轴电缆供电布局