4 引脚配置和功能

图 4-1 RHB 封装
32 引脚 VQFN
俯视图

表 4-1 引脚功能

引脚		I/O	说明
名称	编号	I/O	说明
CSI 接口
CSI_CLKP	5	I，DPHY	CSI-2 时钟输入引脚。连接到具有匹配 100Ω (±5%) 阻抗互连的 CSI-2 时钟源。
CSI_CLKN	6	I，DPHY	CSI-2 时钟输入引脚。连接到具有匹配 100Ω (±5%) 阻抗互连的 CSI-2 时钟源。
CSI_D0P	3	I，DPHY	CSI-2 数据输入引脚。连接到具有匹配 100Ω (±5%) 阻抗互连的 CSI-2 数据源。如果不使用这些引脚，可使其保持悬空状态。
CSI_D0N	4	I，DPHY
CSI_D1P	1	I，DPHY
CSI_D1N	2	I，DPHY
CSI_D2P	31	I，DPHY
CSI_D2N	32	I，DPHY
CSI_D3P	29	I，DPHY
CSI_D3N	30	I，DPHY
串行控制接口
I2C_SDA	23	OD	I2C 数据和时钟引脚。根据 IDX 设置上拉至 1.8V 或 3.3V 电源轨。有关 DS90UB953A-Q1 I2C 实现的详细信息，请参阅 I2C 接口配置。请参阅 I2C 总线上拉电阻器计算 (SVLA689)。
I2C_SCL	24	OD
配置及控制
RES0	7	I	保留引脚 – 连接到 GND
RES1	22	I	保留引脚 – 不连接（保持悬空）
PDB	8	I，PD	关断反相输入引脚。内部 1MΩ 下拉。通常通过下拉连接到处理器 GPIO。当 PDB 输入为高电平时，启用器件，并使内部寄存器和状态机复位为默认值。置位 PDB 信号为低电平将关闭器件并产生极少功耗。这个引脚的缺省功能是 PDB = 低电平；断电。PDB 会保持低电平，直到施加电源并达到所需的最低电平。有关 PDB 功能的更多详细信息，请参阅断电 (PDB)。 PDB 输入不能承受 3.3V 电压。 PDB = 1.8V，器件启用（正常工作） PDB = 0，器件关断。
模式	21	I，S	模式选择配置输入。默认工作模式在启动时根据 PDB 从低电平转换为高电平时的 MODE 输入电压进行配置。通常通过外部上拉电阻连接到 VDD18，通过下拉电阻连接到 GND，并施加适当的偏置电压。请查看 MODE 了解详细信息。
CLK_OUT/IDX	19	I/O、S	IDX 引脚设置 I2C 上拉电压和器件地址；连接至外部上拉电阻至 VDD，并下拉至 GND 以创建分压器。当 PDB 从低电平转换为高电平时，在 CLOCK_OUT/IDX 引脚上检测配置 (strap) 输入电压以确定功能，然后将其转换为 CLK_OUT。有关详细信息，请参阅 I2C 接口配置。如果使用了 CLK_OUT，则引脚上的最小电阻为 35kΩ。如果未使用，CLK_OUT/IDX 可以连接到 GND。
FPD-LINK III 接口
DOUT-	13	I/O	FPD-Link III 输入/输出引脚。这些引脚必须交流耦合。有关典型连接图，请参阅图 7-5 和图 7-6；有关建议的电容器值，请参阅表 7-3。
DOUT+	14	I/O
电源和接地
VDDD_CAP	26	D，P	内部模拟稳压器去耦电容器的连接。通常连接到 10µF、0.1µF 和 0.01µF 接地电容器。不要连接到外部电源轨。有关更多详细信息，请参阅典型应用。
VDDDRV_CAP	15	D，P	内部模拟稳压器去耦电容器的连接。通常连接到 10µF、0.1µF 和 0.01µF 接地电容器。不要连接到外部电源轨。有关更多详细信息，请参阅典型应用。
VDDPLL_CAP	10	D，P	内部模拟稳压器去耦电容器的连接。通常连接到 10µF、0.1µF 和 0.01µF 接地电容器。不要连接到外部电源轨。有关更多详细信息，请参阅典型应用。
VDDD	25	P	1.8V (±5%) 电源引脚。通常连接到 1µF 和 0.01µF 接地电容器。
VDDDRV	16	P	1.8V (±5%) 模拟电源引脚。通常连接到 1µF 和 0.01µF 接地电容器。
VDDPLL	11	P	1.8V (±5%) 模拟电源引脚。通常连接到 1µF 和 0.01µF 接地电容器。
GND	DAP	G	DAP 是底部的大型金属触点，位于 VQFN 封装的中心。连接到接地平面 (GND)。
环路滤波器
LPF1	9	P	环路滤波器 1：按照节 7.2.2.4 中所述进行连接。
LPF2	12	P	环路滤波器 2：按照节 7.2.2.4 中所述进行连接。
时钟接口和 GPIO
GPIO_0	17	I/O，PD	通用输入/输出引脚。这些引脚还可以配置为检测其输入端的电压。请参阅电压和温度检测。加电时，这些 GPIO 引脚默认为带有 300kΩ（典型值）内部下拉电阻器的输入。如果未使用这些引脚，可以将其保持悬空状态，但 TI 建议将 GPIOx_INPUT_EN 设置为 0 以禁用这些引脚。有关可编程性，请参阅节 6.3.6。
GPIO_1	18	I/O，PD
GPIO_2	27	I/O，PD	通用输入/输出引脚。加电时，这些 GPIO 引脚默认为带有 300kΩ（典型值）内部下拉电阻器的输入。如果未使用这些引脚，可以将其保持悬空状态，但 TI 建议将 GPIOx_INPUT_EN 设置为 0 以禁用这些引脚。有关可编程性，请参阅节 6.3.6。
GPIO_3	28	I/OPD
CLKIN	20	I	基准时钟输入引脚。如果在非同步外部时钟模式下运行，请将该引脚连接到本地时钟源。如果未使用（与其他时钟模式类似），该引脚可以保持断开。更多有关时钟模式的信息，请参阅表 6-8。