在同步或非同步外部时钟模式下使用 DS90UB953A-Q1 时，CLK_OUT 用作图像传感器的基准时钟。当在非同步内部时钟模式下运行时，CLK_OUT 功能被禁用。外部 CLK_OUT 频率的设置请参阅方程式 1 和方程式 2。

方程式 1.

其中

• FC 是正向通道数据速率，M、HS_CLK_DIV 和 N 是由寄存器 0x06 和 0x07 设置的参数

方程式 2.

生成 CLK_OUT 的 PLL 是数字 PLL，因此，如果比率 N/M 为整数，抖动非常低。如果 N/M 不是整数，则信号抖动约等于 HS_CLK_DIV/FC - 因此如果不可能具有 N/M 的整数比，则为 HS_CLK_DIV 选择较小的值。

如果系统需要特定的 CLK_OUT 频率（例如 37.125MHz），设计人员可以选择 M=9、N=0xF2 和 HS_CLK_DIV=4，以实现 37.190MHz 的输出频率和 0.175% 的频率误差以及大约 1ns 的相关抖动。此外，设计人员可以对 CLK_OUT = 37.037MHz 使用 M=1、N=0x1B、HS_CLK_DIV=4，并对较少的抖动使用 0.24% 的频率误差。第三种替代方法是使用 M=1、N=0x1B 和 HS_CLK_DIV=4，但在同步模式下，解串器不使用 25.000MHz 基准时钟频率 (REFCLK)，而是使用 25.059MHz 频率。2x 基准随后从解串器反向通道馈送到 DS90UB953A-Q1，允许生成具有低抖动和低频误差的 CLK_OUT = 37.124MHz。