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ZHCSFC4D december 2015 – september 2020 HD3SS3220

PRODUCTION DATA

6.6 时序要求

		最小值	最大值	单位
I2C（SDA、SCL）
t_SU:DAT	数据设置时间	100		ns
t_HD:DAT	数据设置时间	10		ns
t_SU;STA	SCL 到启动条件的建立时间	0.6		µs
t_HD,STA	（重复）启动条件到 SCL 的保持时间	0.6		µs
t_SU:STO	STOP 条件的设置时间	0.6		µs
t_VD;DAT	数据有效时间		0.9	µs
t_VD;ACK	数据有效确认时间		0.9	µs
t_BUF	STOP 与 START 状态之间的总线空闲时间	1.3		µs
f_SCL	SCL 时钟频率；本地 I²C 控制的 I²C 模式		400	ns
t_r	SDA 和 SCL 信号的上升时间		300	ns
t_f	SDA 和 SCL 信号的下降时间		300	ns
C_{BUS_100KHZ}	以 ≤ 100KHz 运行时，每个总线线路的总容性负载		400	pF
C_{BUS_400KHZ}	以 400KHz 运行时，每个总线线路的总容性负载.		100	pF
SS MUX
t_PD	开关传播延迟请参阅图 6-3		80	ps
t_{SW_ON}	DIR 至开关打开的开关时间，请参阅图 6-2		0.5	µs
t_{SW_OFF}	DIR 至开关关闭的开关时间，请参阅图 6-2		0.5	µs
t_{SK_INTRA}	差分对内输出偏斜，请参阅图 6-3		5	ps
t_{SK_INTER}	差分对间输出偏斜，请参阅图 6-3		20	ps
上电时序
t_{ENnCC_HI}	VDD5 和 VCC33 电源均稳定后，ENn_CC 为高电平。请参阅图 7-3。	2		ms
t_{VDD5V_PG}	VDD5 在 VCC33 之前稳定。请参阅图 7-2。	2		ms

图 6-1 测试设置

图 6-2 开关时序图

图 6-3 时序图和测试设置