图 8-5 处理器子系统

图 8-5 显示了 IWR1843 器件中客户可编程处理器子系统的方框图。概括来说，有两个客户可编程子系统，图中用虚线隔开。左侧显示的 DSP 子系统包括 TI 的高性能 C674x DSP、硬件加速器、用于实现高性能（128 位，200MHz）的高带宽互连和相关外设（四个用于数据传输的 DMA）。LVDS 接口用于测量数据输出、L3 雷达数据立方体存储器、ADC 缓冲器、CRC 引擎和数据握手存储器（互连上提供的额外存储器）。

图的右侧显示了主子系统。顾名思义，主子系统是器件的大脑，控制着所有器件外设和器件的通用活动。主子系统包含 Cortex-R4F（主 R4F）处理器和关联的外设和通用元件，例如 DMA、CRC 和通过外设中心资源（PCR 互连）连接到主互连的外设（I²C、UART、SPI、CAN、PMIC 时钟模块、PWM 等）。

有关 DSP CPU 内核的详细信息，请访问 /product/cn/TMS320C6748。

HIL 模块显示在两个子系统中，可用于执行雷达操作以将采集的数据从外部馈送到器件中，而不需要射频子系统。主 SS 上的 HIL 用于控制配置，而 DSPSS 上的 HIL 用于将高速 ADC 数据输入到器件。两个 HIL 模块在器件上使用相同的 IO，一个额外的 IO (DMM_MUX_IN) 允许选择其中的任何一个。