如果使能信号在整个上电序列中保持高电平，则器件将按标准时序图所示运行。不过，如果在上电序列完成之前使能信号取消置位，则器件将进入受控关断状态。这样系统就可以执行受受控上下电，从而防止发生任何锁存情况。只有在计时器 1 完成后，但在整个上电序列完成之前使能引脚取消置位时，才会出现此状态。

发生该事件时，EN 引脚的下降沿将使当前计时器复位，并允许在开始下电序列之前完成剩余的上电周期。下电序列在最后一个上电标志之后大约 120ms 开始。这样可以在系统下电之前使各电压轨输出保持稳定。#SNVS45119886 展示了该操作。

图 7-3 不完整的上电序列

当使能信号取消置位时，器件将开始其下电序列。如果在下电序列完成之前将使能信号拉高，则器件将确保在开始上电之前完成下电序列。这可确保系统不会部分下电和上电，并有助于防止发生锁存事件（例如在 FPGA 和微处理器中）。只有在计时器 1 完成后，但在整个下电序列完成之前使能引脚被拉高时，才会出现此状态。

发生该事件时，使能引脚的上升沿将使当前计时器复位，并允许在开始上电序列之前完成剩余的下电周期。上电序列在最后一个下电标志之后大约 120ms 开始。这样系统就可以在系统上电之前使各电压轨都下电。#SNVS4513273 展示了该操作。

图 7-4 不完整的下电序列

所有内部计时器都由具有极低温度系数的主时钟生成。这样可以在整个温度范围内实现很高的精度，并在各个计时器之间实现一致的比率。计时器 1 和 4 具有约 400µs 的额外延迟，这是 EPROM 刷新的结果。该刷新时间和所有的计时器延迟（最短计时器坚持除外）相比影响非常微小。