ZHCSL46D March   2020  – June 2021 LM62440-Q1

PRODUCTION DATA  

  1. 1 特性
  2. 2 应用
  3. 3 说明
  4. 4 Revision History
  5. 5 Description (continued)
  6. 6 Device Comparison Table
  7. 7 Pin Configuration and Functions
  8. 8 Specifications
    1. 8.1 Absolute Maximum Ratings
    2. 8.2 ESD Ratings
    3. 8.3 Recommended Operating Conditions
    4. 8.4 Thermal Information
    5. 8.5 Electrical Characteristics
    6. 8.6 计时特性
    7. 8.7 Systems Characteristics
    8. 8.8 Typical Characteristics
  9. 9 Detailed Description
    1. 9.1 Overview
    2. 9.2 Functional Block Diagram
    3. 9.3 Feature Description
      1. 9.3.1  EN Uses for Enable and VIN UVLO
      2. 9.3.2  MODE/SYNC Pin Operation
        1. 9.3.2.1 Level-Dependent MODE/SYNC Pin Control
        2. 9.3.2.2 Pulse-Dependent MODE/SYNC Pin Control
        3. 9.3.2.3 Clock Locking
      3. 9.3.3  PGOOD Output Operation
      4. 9.3.4  Internal LDO, VCC UVLO, and BIAS Input
      5. 9.3.5  Bootstrap Voltage and VCBOOT-UVLO (CBOOT Pin)
      6. 9.3.6  Adjustable SW Node Slew Rate
      7. 9.3.7  Spread Spectrum
      8. 9.3.8  Soft Start and Recovery From Dropout
      9. 9.3.9  Output Voltage Setting
      10. 9.3.10 Overcurrent and Short Circuit Protection
      11. 9.3.11 Thermal Shutdown
      12. 9.3.12 Input Supply Current
    4. 9.4 Device Functional Modes
      1. 9.4.1 Shutdown Mode
      2. 9.4.2 Standby Mode
      3. 9.4.3 Active Mode
        1. 9.4.3.1 CCM Mode
        2. 9.4.3.2 Auto Mode - Light Load Operation
          1. 9.4.3.2.1 Diode Emulation
          2. 9.4.3.2.2 Frequency Reduction
        3. 9.4.3.3 FPWM Mode - Light Load Operation
        4. 9.4.3.4 Minimum On-time (High Input Voltage) Operation
        5. 9.4.3.5 Dropout
  10. 10Application and Implementation
    1. 10.1 Application Information
    2. 10.2 Typical Application
      1. 10.2.1 Design Requirements
      2. 10.2.2 Detailed Design Procedure
        1. 10.2.2.1  Choosing the Switching Frequency
        2. 10.2.2.2  Setting the Output Voltage
        3. 10.2.2.3  Inductor Selection
        4. 10.2.2.4  Output Capacitor Selection
        5. 10.2.2.5  Input Capacitor Selection
        6. 10.2.2.6  BOOT Capacitor
        7. 10.2.2.7  BOOT Resistor
        8. 10.2.2.8  VCC
        9. 10.2.2.9  BIAS
        10. 10.2.2.10 CFF and RFF Selection
        11. 10.2.2.11 External UVLO
      3. 10.2.3 Application Curves
  11. 11Power Supply Recommendations
  12. 12Layout
    1. 12.1 Layout Guidelines
      1. 12.1.1 Ground and Thermal Considerations
    2. 12.2 Layout Example
  13. 13Device and Documentation Support
    1. 13.1 Documentation Support
      1. 13.1.1 Related Documentation
    2. 13.2 接收文档更新通知
    3. 13.3 支持资源
    4. 13.4 Trademarks
    5. 13.5 Electrostatic Discharge Caution
    6. 13.6 术语表
  14. 14Mechanical, Packaging, and Orderable Information

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息

8.6 计时特性

限制值适用于推荐的 -40°C 至 +150°C 工作结温范围，除非另有说明。最小和最大限制经过测试、设计和统计相关性分析确定。典型值表示 TJ = 25°C 条件下最有可能达到的参数标准，仅供参考。除非另有说明，以下条件适用：VIN = 13.5V。
参数 测试条件 最小值 典型值 最大值 单位
开关节点
tON_MIN 最小高侧开关导通时间 VIN = 20V，IOUT = 2A，RBOOT 短接至 CBOOT 55 70 ns
tON_MAX 最大高侧开关导通时间 9 μs
tOFF_MIN 最小低侧开关导通时间 VIN = 4.0V，IOUT = 1A，RBOOT 短接至 CBOOT 65 85 ns
tSS 从设定点的第一个 SW 脉冲到 90% Vref 的时间。 VIN ≥ 4.2V 2 3 4 ms
tSS2 从第一个 SW 脉冲到 FPWM 锁定释放的时间（如果输出未处于稳压状态） VIN ≥ 4.2V 4.5 6.5 8.5 ms
tW 短路等待时间（“断续”时间） 40 ms
使能
tEN 导通延迟(1) CVCC= 1µF 时从 EN 高电平到第一个 SW 脉冲的时间（如果输出从 0V 开始） 0.7 ms
tB 上升沿或下降沿后 EN 消隐  低电平为 0.6V。 4 9 µs
SYNC
tPULSE_H 需要识别为脉冲的高电平持续时间 100 ns
tPULSE_L 需要识别为脉冲的低电平持续时间 100 ns
tMODE 在一个电平上指示 FPWM 或自动模式所需的时间 16.5 µs
tSYNC 有效同步信号中的高电平或低电平信号持续时间 8 µs
CLOCK 时钟在同步周期中锁定到有效同步信号所需的时间(1) 2048 周期[cycle]
tMEAS 进入自动模式时的 SYNC/MODE 引脚电阻测试持续时间 电平相关的 SYNC/MODE 引脚运行 25 µs
电源正常
tPGDFLT(rise) PGOOD 高电平信号的延迟时间 1.5 2 2.5 ms
tPGDFLT(fall) PGOOD 功能的干扰滤波器时间常数 24 µs
(1) 使用相关参数的设计、统计分析和生产测试指定参数；未经量产测试。
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